通過(guò)帶有參考平面的 PCB 疊層設計進(jìn)行阻抗管理

2021-06-18

通過(guò)帶有參考平面的 PCB 疊層設計進(jìn)行阻抗管理

我的第一個(gè) PCB 遠非高速數字設備。它只是單層PCB上的放大器電路，控制阻抗甚至不是事后的想法。一旦我開(kāi)始研究需要高采樣率的電光系統，控制阻抗始終是一個(gè)關(guān)鍵的設計問(wèn)題。電路板上的受控阻抗是一個(gè) PCB 布局問(wèn)題，有一段時(shí)間作為 PCB 設計師，我對處理這個(gè)問(wèn)題感到不太舒服。 

一旦您開(kāi)始處理高速或高頻信號，您會(huì )發(fā)現走線(xiàn)阻抗以及源和負載處的不匹配會(huì )對信號完整性產(chǎn)生重大影響。在射頻范圍及以上，控制信號遇到的阻抗將確保您的設備按設計運行。有一些簡(jiǎn)單的設計策略可以幫助確保您的信號在操作過(guò)程中不會(huì )失真。

阻抗控制與受控電介質(zhì)

阻抗控制和阻抗管理是兩個(gè)可以松散互換的術(shù)語(yǔ)，指的是設置 PCB 中信號所見(jiàn)阻抗的不同方法。顯然，沒(méi)有任何制造工藝是完美的，任何從生產(chǎn)線(xiàn)上下來(lái)的 PCB 都會(huì )在走線(xiàn)阻抗上有一些變化?；舅枷胧菍⑿盘栍龅降淖杩乖O置為特定值，理想情況下將任何阻抗不匹配限制為小值。

這可以通過(guò)兩種方式完成。首先，簡(jiǎn)單地選擇用于形成走線(xiàn)的幾何形狀、排列和材料會(huì )影響它們的阻抗。周?chē)碾娊橘|(zhì)也會(huì )影響阻抗。這種情況對應于在具有無(wú)限厚度的電介質(zhì)上布線(xiàn)的單個(gè)跡線(xiàn)。大多數簡(jiǎn)單的阻抗計算器都假設這種情況。顯然，這種近似僅在少數特殊情況下有效。

您可能會(huì )想“等一下，為什么基板的介電常數會(huì )有所不同？” 有許多的原因。首先，相鄰走線(xiàn)之間以及走線(xiàn)與接地層之間的電介質(zhì)形成一個(gè)電容器，介電常數決定了雜散電容。

由于走線(xiàn)和基板之間的界面不是完美的反射器，因此電場(chǎng)實(shí)際上會(huì )進(jìn)入電介質(zhì)并與走線(xiàn)中的場(chǎng)保持耦合。簡(jiǎn)而言之，信號部分地在電介質(zhì)中傳播，并沒(méi)有完全限制在跡線(xiàn)中。

這兩個(gè)事實(shí)都意味著(zhù)多層 PCB 中的層堆疊會(huì )影響跡線(xiàn)中信號的阻抗。實(shí)際上，修改層堆疊允許設計人員調整整體走線(xiàn)阻抗。調整疊層會(huì )改變信號所見(jiàn)的有效介電常數，從而在許多應用中實(shí)現阻抗控制。

PCB 與組件之間的走線(xiàn)

阻抗控制設計

大多數設計人員可能熟悉阻抗控制，其中同時(shí)考慮走線(xiàn)布置、尺寸和接地平面布置。承載高速信號的走線(xiàn)應通過(guò)實(shí)心接地層布線(xiàn)，以便為電流提供可靠的返回路徑，最大限度地減少環(huán)路面積，從而最大限度地減少EMI引起的任何感應電流。

由于串聯(lián)電感增加、信號劣化以及與其他信號的干擾，跨分裂平面路由高速信號會(huì )導致信號傳播延遲。如果您必須在接地層的間隙上布線(xiàn)高速阻抗控制的走線(xiàn)，可以使用拼接電容器來(lái)提供電流返回路徑。這也最大限度地減少了環(huán)路和任何阻抗不連續性，因為跡線(xiàn)穿過(guò)接地平面中的間隙。

一些制造商提供阻抗計算器，可以幫助您選擇給定走線(xiàn)/接地平面布置所需的正確走線(xiàn)尺寸和所需的阻抗值?；蛘?，如果您的走線(xiàn)尺寸受到限制，您可以使用這些計算器之一來(lái)確定 PCB 中源、走線(xiàn)和負載之間的阻抗失配水平。

在多層板的制造過(guò)程中，您的制造商可以通過(guò)改變 PCB 走線(xiàn)中的兩個(gè)橫截面尺寸之一來(lái)幫助您實(shí)現所需的阻抗值。他們通常會(huì )構建一個(gè)測試板（稱(chēng)為“優(yōu)惠券”）并修改走線(xiàn)尺寸和布置，以便在某個(gè)容差水平（通常為 +/- 10%）內達到所需的阻抗值。使用差分對時(shí)，走線(xiàn)間距是另一個(gè)可用于調整阻抗的參數。

如果設計人員指定必須固定走線(xiàn)的高度，那么他們將改變寬度，反之亦然，以獲得恰到好處的阻抗值。這也讓制造商有機會(huì )調整他們的流程，并確保您從生產(chǎn)運行中獲得更高的產(chǎn)量。

主板上的高密度走線(xiàn)

受控介電設計

與阻抗控制設計相比，層疊通常保持不變，受控電介質(zhì)設計通過(guò)修改層疊來(lái)達到特定的跡線(xiàn)阻抗值。重新排列疊層排列、層厚，甚至將電介質(zhì)更換為不同的材料，都是設計人員可以用來(lái)管理多層 PCB 中阻抗的措施。

阻抗控制設計一般也使用可控介質(zhì)板，但反過(guò)來(lái)不一定如此。修改疊層布置、電介質(zhì)厚度、預浸料厚度和層壓板厚度都會(huì )改變電路板上信號所見(jiàn)的阻抗。對于給定的走線(xiàn)幾何形狀，修改這些電路板參數可以讓您微調電路板的阻抗。

確定電路板行為的最佳方法是使用 3D 電磁仿真包。不幸的是，很多人沒(méi)有這個(gè)軟件，你將不得不求助于使用一些基本的阻抗計算器和你的直覺(jué)來(lái)了解修改電路板將如何影響阻抗。

尤其是在處理印刷電路板的信號完整性問(wèn)題或布局問(wèn)題時(shí)，您選擇的軟件應該能夠跟上過(guò)孔、布局、電源平面或其他平面管理和 PCB 堆疊。當您使用具有強大設計軟件的電路板時(shí)，管理具有跡線(xiàn)寬度的 PCB 布局將成為過(guò)去。