高速設計中的傳輸線(xiàn)和終端

2021-07-07

高速設計中的傳輸線(xiàn)和終端

傳輸線(xiàn)是一對導體，用于以電磁場(chǎng)的形式傳遞能量。我們大多數人都熟悉通向我們房屋的電線(xiàn)，以提供操作燈和電器所需的電力。在 PCB 設計的上下文中，它是一個(gè)平面頂部或兩個(gè)平面之間的信號層中的信號。

PCB 設計的傳輸線(xiàn)和終端

本節的目的是解釋什么是傳輸線(xiàn)；它們上發(fā)生了什么變化，當向它們發(fā)送開(kāi)關(guān)信號時(shí)它們的行為如何，以及如何通過(guò)終端控制這些開(kāi)關(guān)信號以獲得最佳信號質(zhì)量。在本節的末尾是一份材料清單，供進(jìn)一步閱讀，這些材料可能對讀者有用。

本節及后續部分的一個(gè)關(guān)鍵部分是提供有效的設計規則及其有效性證明。作者認為所有的設計規則都應該附有它們的證明以及它們的局限性（如果有的話(huà)）。

什么是傳輸線(xiàn)？

最基本的傳輸是一對導體，用于以電磁場(chǎng)的形式傳遞能量。我們大多數人都熟悉通向我們房屋的電線(xiàn)，以提供操作燈和電器所需的電力。在 PCB 設計的上下文中，它是一個(gè)平面頂部或兩個(gè)平面之間的信號層中的信號。圖 1 說(shuō)明了 PCB 中通常使用的四種類(lèi)型的傳輸線(xiàn)?？梢钥闯?，有兩種主要類(lèi)型；帶狀線(xiàn)和微帶狀線(xiàn)。前者是兩個(gè)平面之間的傳輸線(xiàn)，后者是平面頂部的傳輸線(xiàn)。需要注意的是，地面這個(gè)詞不是用來(lái)描述飛機的。在討論電磁場(chǎng)時(shí)，平面的 DC 名稱(chēng)無(wú)關(guān)緊要。

圖 1. PCB 傳輸線(xiàn)的類(lèi)型

這四種傳輸線(xiàn)配置的各種組合將用于構成 PCB 疊層。當信號在一個(gè)信號層中并排運行或一個(gè)信號在相鄰信號層的另一個(gè)頂部上運行時(shí)，控制串擾將在下一個(gè)模塊中介紹。此外，計算特性阻抗將在以下塊中介紹。

通過(guò)各種特性阻抗通過(guò)傳輸線(xiàn)工作可能會(huì )很痛苦。請注意，使用正確的 PCB 設計軟件，您應該能夠通過(guò)智能設計規則檢查控制阻抗和串擾，并輕松優(yōu)雅地管理 PCB 層堆疊。Altium Designer 在設計其用戶(hù)友好的設計環(huán)境時(shí)牢記這些。

Altium Designer 的統一設計環(huán)境

什么在傳輸線(xiàn)中運動(dòng)？

為了正確管理傳輸線(xiàn)，了解傳輸線(xiàn)上的移動(dòng)情況非常重要。在剛開(kāi)始的電子學(xué)中，我們學(xué)習電壓和電流，其中電流被識別為信號。不幸的是，這種關(guān)于信號如何發(fā)生的觀(guān)點(diǎn)過(guò)于簡(jiǎn)單，如果只關(guān)注電流，信號質(zhì)量可能會(huì )受到影響。

我們大多數人都知道，電子信號以光速或接近光速移動(dòng)，光速在真空中達到或接近 186,000 英里或每秒 300,000 公里。電流，即電子在銅導體中的運動(dòng)，以每小時(shí) 1375 英里或每小時(shí) 2200 公里的速度移動(dòng)。所以，信號不能是電流。它是電磁場(chǎng)。圖 2 說(shuō)明了帶狀線(xiàn)傳輸線(xiàn)周?chē)碾姶艌?chǎng)。這條線(xiàn)從兩個(gè)平面之間移動(dòng)的頁(yè)面中出來(lái)，并且是視圖的盡頭。

圖 2. 帶狀線(xiàn)傳輸線(xiàn)周?chē)碾姶艌?chǎng)

請注意，圖中有兩種場(chǎng)類(lèi)型，在傳輸線(xiàn)和兩個(gè)平面之間延伸的電場(chǎng)線(xiàn)，以及圍繞傳輸線(xiàn)的磁場(chǎng)線(xiàn)。正是磁場(chǎng)使傳輸線(xiàn)中的電子發(fā)生位移，我們可以用電流表測量它，我們稱(chēng)之為電流。一個(gè)相等且相反的電流在我們通常稱(chēng)為返回電流的兩個(gè)平面中流動(dòng)。該返回電流如何在兩個(gè)平面之間分配取決于每個(gè)平面與傳輸線(xiàn)的接近程度。

了解如何創(chuàng )建和管理電磁場(chǎng)是在高速電子領(lǐng)域取得成功的關(guān)鍵。

在 PCB 設計中創(chuàng )建和管理電磁場(chǎng)

每個(gè)電子信號都旨在向接收器提供電壓波形。為此，會(huì )產(chǎn)生電磁場(chǎng)形式的能量，并通過(guò)傳輸線(xiàn)將其發(fā)送到接收器。圖 3 是一個(gè)典型的信號路徑，帶有驅動(dòng)器、接收器和連接它們的傳輸線(xiàn)。

當傳輸線(xiàn)與終端或負載不匹配時(shí)，可能會(huì )出現不同類(lèi)型的反射，例如駐波。處理這些情況需要 PCB 設計人員增加工作量，例如需要確定反射系數以及如何最好地防止不匹配。

為了向接收器提供最高質(zhì)量的電壓波形，重要的是信號在從源傳輸到接收器時(shí)不會(huì )降級。最常見(jiàn)的退化形式是阻抗失配時(shí)部分信號（能量）的反射。理想情況下，Zout = Zo = Zload 不會(huì )產(chǎn)生反射。信號完整性工程通過(guò)設計 PCB 疊層以達到目標阻抗并通過(guò)添加端接以減少失配來(lái)努力滿(mǎn)足這一要求。

圖 3. 具有源、負載和傳輸線(xiàn)的典型信號路徑

終止

一旦沿傳輸線(xiàn)發(fā)送的電磁能將電壓波形傳送到接收器，就必須將其從系統中移除，否則它會(huì )在周?chē)瓷?，引起不需要的瞬變，從而可能導致沿線(xiàn)負載的錯誤觸發(fā)或破壞輸入，如果反射太大。端接的目的是在提供電壓波形后消除該能量。

有兩種類(lèi)型的終止。它們是串聯(lián)和并聯(lián)。圖 4 說(shuō)明了可能使用的終端類(lèi)型以及這些終端如何連接到傳輸線(xiàn)。串聯(lián)終端連接在驅動(dòng)器輸出端的網(wǎng)絡(luò )中。下一節將解釋這種終端如何從傳輸線(xiàn)上去除 EM 能量。并行終端連接在傳輸線(xiàn)的驅動(dòng)器端，以去除到達接收器的 EM 能量。

圖 4. 終端類(lèi)型

在圖 4 中，請注意在靠近接收器的傳輸線(xiàn)的接收器端放置了四個(gè)終端。這些是實(shí)現并行終端的各種方式。稍后將討論每種方法的優(yōu)點(diǎn)。只有一個(gè)終端位于驅動(dòng)器附近。這是一個(gè)串聯(lián)終止。下一節將討論如何控制反射。

并聯(lián)端接的四個(gè)選項是：AC、二極管、戴維南和單個(gè)電阻器到端接電壓。

AC 終端起源于 TTL 時(shí)代，當時(shí)上升時(shí)間足夠快，需要在接收器處進(jìn)行并行終端。TTL 無(wú)法支持 50 歐姆終端的直流負載，因此使用電容器將終端連接到傳輸線(xiàn)，使其能夠吸收快速開(kāi)關(guān)邊緣的能量，同時(shí)在穩態(tài)條件下保持斷開(kāi)連接。只要上升時(shí)間與時(shí)鐘速率的比率非常大，這就會(huì )起作用。隨著(zhù)時(shí)鐘速度的增加，圖 5 中所示的降級導致信號降級，從而無(wú)法使用。紅色波形是離開(kāi)驅動(dòng)器的信號，橙色波形是到達接收器的信號。顯然，這是一種不能令人滿(mǎn)意的并行端接傳輸線(xiàn)的方式，永遠不應使用。

圖 4. 66 MHz 時(shí)的交流終止時(shí)鐘

當過(guò)沖、反射上升到 Vdd 以上或延伸到地以下，超過(guò)接收器的輸入電壓額定值時(shí)，二極管終端就出現了。正如將要展示的，這個(gè)問(wèn)題可以通過(guò)使用簡(jiǎn)單的并聯(lián)或串聯(lián)端接來(lái)避免。二極管端接是一種非常昂貴的控制過(guò)沖的方法，不應使用。

有一個(gè)例外。PCI 總線(xiàn)要求在所有驅動(dòng)器的輸出中串聯(lián)終端。為 PC 設計附加卡的工程師不了解這一點(diǎn)，省略了串聯(lián)終端電阻以節省成本。當這些卡插入 PC 主板時(shí)，經(jīng)常會(huì )出現過(guò)沖故障。維護 PCI 總線(xiàn)標準的聯(lián)盟無(wú)法阻止這種情況的發(fā)生，并在規范中要求所有輸入必須在其輸入上安裝二極管以符合 PCI 標準；解決問(wèn)題。

電阻并聯(lián)端接是端接傳輸線(xiàn)的最簡(jiǎn)單方法。圖 5 是具有并行終端的 GTL 總線(xiàn)的圖示。請注意，終端電阻連接到終端電壓，通常標記為 Vtt，它是與 Vdd 分開(kāi)的電源。這意味著(zhù)使用并聯(lián)端接的系統需要兩個(gè)能夠提供非?？斓拈_(kāi)關(guān)瞬變的電源。當系統有許多傳輸線(xiàn)必須并行端接時(shí)，這種額外的成本是值得的。當只有幾條線(xiàn)需要并行端接時(shí)，例如某些 DDR 配置中的時(shí)鐘線(xiàn)，這種額外的成本可能是一種負擔。這是戴維寧終端有用的時(shí)候。

圖 5. 并聯(lián)端接 GTL 傳輸線(xiàn)

戴維南并聯(lián)端接是一種創(chuàng )建并聯(lián)端接傳輸線(xiàn)所需的 Vtt 和 Rt 等效值的方法，而無(wú)需為 Vtt 單獨供電。圖 6 是計算戴維南終端網(wǎng)絡(luò )電阻值的方法以及示例計算。

圖 6. 計算戴維寧終端電阻值的方法

系列終止的工作原理

串聯(lián)端接傳輸線(xiàn)是連接 CMOS 邏輯器件的主要方法。了解這些傳輸線(xiàn)的工作原理對于確保將信號正確傳送到每個(gè)接收器至關(guān)重要。所有這些是如何運作的并不直觀(guān)，并且在解釋之前讓我們中的一些人感到困惑。這篇簡(jiǎn)短的文章旨在消除一些混亂。

圖 7 是一個(gè)典型的 5V CMOS 驅動(dòng)器，具有連接到無(wú)源 CMOS 接收器的 50 歐姆傳輸線(xiàn)，這意味著(zhù)它僅響應其輸入端的電壓波形。（出于本說(shuō)明的目的，CMOS 接收器看起來(lái)像可以被視為開(kāi)路的非常小的電容器。）在此示例中，線(xiàn)長(cháng) 12 英寸或約 30 厘米。在 PCB 中，能量以每納秒約 6 英寸的速度傳播，因此這條線(xiàn)長(cháng)約 2 納秒。

圖 7. 典型的串聯(lián)端接 5V CMOS 電路

圖 8 是圖 7 所示傳輸線(xiàn)的等效電路。

圖 8. 圖 7 中傳輸線(xiàn)的等效電路

請注意，沿傳輸線(xiàn)的長(cháng)度分布有電容、電阻和電感。這些元件稱(chēng)為寄生效應，通過(guò)每單位長(cháng)度的電感與每單位長(cháng)度的電容之比確定傳輸線(xiàn)的特性，從而確定傳輸線(xiàn)的特性阻抗，如公式 2 所示。

Lo 是單位長(cháng)度的電感，Co 是單位長(cháng)度的電容。這兩個(gè)變量是使用 2D 場(chǎng)解算器等工具針對特定類(lèi)型的傳輸線(xiàn)確定的。有許多場(chǎng)解算器可用作信號完整性工具的一部分。

在幾乎所有情況下，R 的值與 L 和 C 相比都非常小，可以忽略不計。在所涉及的頻率超過(guò) GHz 之前，這是一個(gè)合理的假設。

方程 2. 阻抗作為分布式電容和電感的函數

當圖 7 中的驅動(dòng)器希望將傳輸線(xiàn)上的邏輯電平從邏輯 0 移動(dòng)到邏輯 1 時(shí)，它必須對傳輸線(xiàn)的分布式寄生電容充電。這是 CMOS 邏輯電路消耗的主要功率。當同一驅動(dòng)程序希望將邏輯電平從邏輯 1 移動(dòng)到邏輯 0 時(shí)，它必須移除該電荷

提示：當信號沿電線(xiàn)或傳輸線(xiàn)發(fā)送時(shí)，它是電磁場(chǎng)形式的能量。該能量將沿路徑傳播并在路徑末端永遠反射，除非它被終端電阻吸收或在導體的電阻中慢慢消失。如果路徑的末端是開(kāi)路，則反射能量將與入射能量具有相同的極性。如果路徑的兩端短路，反射的能量將被反轉。

如何將電荷放在邏輯線(xiàn)上以將其從零移到一

圖 9 是圖 7 的等效電路，此時(shí)驅動(dòng)器開(kāi)始將邏輯線(xiàn)從零移到一。請注意，驅動(dòng)器輸出阻抗和上半部分的串聯(lián)終端以及下半部分的傳輸線(xiàn)阻抗組合形成了分壓器。正確選擇串聯(lián)終端后，Zout 和 Zst 的組合將與 Zo 相同。在本例中，兩者均為 50 歐姆，因此傳輸線(xiàn)輸入端的電壓為 V/2。

圖 9. 圖 7 的等效電路當從零到一的轉換開(kāi)始時(shí)

圖 10 顯示了隨著(zhù)時(shí)間的推移，傳輸線(xiàn)輸入端和接收器輸入端的電壓波形。紅色波形是傳輸線(xiàn)的輸入，橙色波形是傳輸線(xiàn)末端接收器的輸入。請注意，從零到一轉換后的電壓電平僅為 Vdd 的一半或大小的一半。這是因為圖 9 所示的分壓器。該電壓電平通常稱(chēng)為“基準”電壓。

發(fā)射到傳輸線(xiàn)中的是電磁場(chǎng) (EM) 形式的能量，其電壓分量為 V/2。當場(chǎng)從傳輸線(xiàn)傳出時(shí)，這種能量將傳輸線(xiàn)的寄生電容充電到 V/2 的電壓電平。

兩納秒（傳輸線(xiàn)的電氣長(cháng)度）后，線(xiàn)路已完全充電至 V/2，并且電磁場(chǎng)在接收器處遇到開(kāi)路。當這樣的場(chǎng)遇到開(kāi)路時(shí)，場(chǎng)中的任何能量都不會(huì )被吸收，而是以與出站時(shí)相同的幅度反射回來(lái)。

在全反射時(shí)刻，線(xiàn)路末端的電壓電平為V/2。由于全反射后電磁場(chǎng)的電壓幅度為 V/2，幅度將為 V。請注意，一旦電磁場(chǎng)到達線(xiàn)路末端，橙色波形的幅度為 V。在回程中，傳輸線(xiàn)的寄生電容一直充電到 V。一旦電磁場(chǎng)返回到驅動(dòng)器，它就會(huì )遇到圖 11 所示的等效電路。

圖 10. 圖 7 中傳輸線(xiàn)兩端的電壓波形。

圖 11. 反射電磁場(chǎng)看到的圖 7 中驅動(dòng)器的等效電路

由于Zout和Zst之和為50歐姆，電壓源短路。它們一起構成一個(gè)并聯(lián)終端，其值與線(xiàn)路特性阻抗相同。結果，電磁場(chǎng)中的所有能量都被吸收，傳輸線(xiàn)上的電壓電平穩定在 5 伏，這是該電路的理想邏輯 1。

從邏輯 1 切換到邏輯 0

當圖 8 中的電路從邏輯 1 切換到邏輯 0 時(shí)，驅動(dòng)器的任務(wù)是移除放置在那里的線(xiàn)路電容上的電荷，以便將其從邏輯 0 移動(dòng)到邏輯 1。為此，驅動(dòng)器電平在內部從 5V 移動(dòng)到 0V。與從邏輯 0 到邏輯 1 的轉換一樣，等效電路如圖 9 所示，但現在線(xiàn)路為 5V，輸出阻抗和串聯(lián)終端電阻連接到 0V。分壓器像以前一樣工作。

結果，線(xiàn)路電壓移至 V/2，并且隨著(zhù)能量沿線(xiàn)路向下移動(dòng)，電荷從線(xiàn)路電容移至此水平。（此轉換的電壓電平為 –V/2。）當 EM 場(chǎng)在兩納秒后到達傳輸線(xiàn)末端時(shí)，它遇到開(kāi)路并沿傳輸線(xiàn)反射回。發(fā)生反射后的結果是線(xiàn)路現在處于 0V。兩納秒后，電磁場(chǎng)返回驅動(dòng)器并遇到圖 5 所示的電路并被吸收。結果波形如圖 12 所示。

圖 12. 傳輸線(xiàn)從 1 切換到 0 后兩端的電壓波形

請注意，接收器（橙色）處的電壓波形是一個(gè)適當的方波邏輯信號，這是該信號路徑的目標。這種信令方法被稱(chēng)為“反射波”切換，因為正確的邏輯電平是由反射波在沿傳輸線(xiàn)往返時(shí)產(chǎn)生的。這是高速邏輯信號的最低功耗方法，因為電流僅在線(xiàn)路充電時(shí)從電源系統中汲取。一旦線(xiàn)路完全充電到邏輯 1，電流消耗變?yōu)榱恪?span>

這是大多數個(gè)人計算機中集成的 PCI 總線(xiàn)所采用的切換方法。

此外，請注意驅動(dòng)器輸出端的電壓波形在一段時(shí)間內處于不確定的邏輯狀態(tài)，這是每次切換發(fā)生時(shí)沿傳輸線(xiàn)的往返延遲。如果負載沿著(zhù)傳輸線(xiàn)的長(cháng)度放置，就像 PCI 總線(xiàn)所做的那樣，在反射波在回程中經(jīng)過(guò)它們之前，它們不會(huì )經(jīng)歷“數據良好”狀態(tài)。因此，這些輸入端的數據時(shí)鐘必須延遲，直到所有輸入端的數據都正常。這就是數據在 PCI 總線(xiàn)和其他依賴(lài)反射波切換的總線(xiàn)協(xié)議上計時(shí)的方式。

Altium Designer 規則和約束編輯器中的阻抗編輯器

當驅動(dòng)器阻抗與線(xiàn)路阻抗不匹配時(shí)會(huì )發(fā)生什么？

圖 13 中所示的電路與圖 7 中所示的電路相同，只是串聯(lián)終端未與輸出串聯(lián)插入。

圖 13. 未端接的 5V CMOS 傳輸線(xiàn)

圖 14 顯示了從邏輯 0 到邏輯 1 轉換的開(kāi)關(guān)波形。請注意，基準電壓遠高于 V/2。事實(shí)上，它是5伏或3.33V總電壓的2V/3或2/3。為什么是這樣？如果您在此示例中參考圖 3 中的分壓器，則驅動(dòng)器的上電阻為 25 歐姆或 Zout，下電阻或特性阻抗為 50 歐姆，產(chǎn)生 2/3 電壓電平。

電磁場(chǎng)像以前一樣將線(xiàn)路電容充電到這個(gè)值。當電磁場(chǎng)在產(chǎn)生兩納秒后到達接收器時(shí)，它被反射回來(lái)，電壓加倍至 6.66V。和以前一樣，電磁場(chǎng)將線(xiàn)路電容充電至 6.66V。再過(guò)兩納秒后，電磁場(chǎng)返回驅動(dòng)器并遇到如圖 5 所示的終端。但是，并行終端不是 50 歐姆。相反，它是 25 歐姆。會(huì )發(fā)生兩件事。首先，這次的分壓器頂部為50歐姆，底部為25歐姆，如圖15所示，串聯(lián)終端值為0歐姆，因此電壓被分壓。其次，并不是所有的能量都會(huì )被吸收。

當電磁場(chǎng)遇到值低于 TL 的平行終端時(shí)，反射的能量將與入射波形的極性相反。這在驅動(dòng)程序中是看不到的。兩納秒后，能量到達接收器，可以看出，它被反轉或負向。

和以前一樣，能量會(huì )使接收器的電壓電平加倍，然后返回給驅動(dòng)器。當它到達驅動(dòng)器時(shí)，其中一部分被吸收，其余部分被倒置反射。這種情況一直持續到所有能量都已被驅動(dòng)器輸出阻抗吸收并且邏輯電平穩定在 5V 為止。這可以在圖 16 中看到。

圖 14. 未端接 CMOS 傳輸線(xiàn)的開(kāi)關(guān)波形

圖 15. 圖 13 的等效電路，Zst = 0

圖 16. 未端接 CMOS 傳輸線(xiàn)的開(kāi)關(guān)波形

圖 16 中的波形有兩個(gè)問(wèn)題。首先，電壓比 Vdd 高 1.66 伏。這種過(guò)高的電壓會(huì )導致邏輯故障或損壞接收器。其次，在信號返回驅動(dòng)器并反轉后，它會(huì )導致接收器上的邏輯 1 降至 4 伏以下。這將邏輯 1 降低到可能導致邏輯故障的水平。這兩個(gè)都不好。這就是將串聯(lián)終端添加到這樣的電路的原因。

圖 17 顯示了信號切換到邏輯零時(shí)的波形。如您所見(jiàn)，在此邏輯狀態(tài)中發(fā)生了相同級別的違規。

刻度為每格 1 伏，底線(xiàn)為 -1 V，頂部為 8 V

圖 17. 未端接 CMOS 傳輸線(xiàn)的另一種開(kāi)關(guān)波形

過(guò)沖和下沖

術(shù)語(yǔ)過(guò)沖和下沖用于描述由于阻抗變化引起的反射而導致的信號波形的不需要的偏移。圖 18 描繪了具有三個(gè)不同終端電阻值的 50 歐姆并聯(lián)端接傳輸線(xiàn)。所示波形是在驅動(dòng)器輸出端測量的。當傳輸線(xiàn)以其特征阻抗完美端接時(shí)，在這種情況下為 50 歐姆，所有能量在到達接收器時(shí)都被端接器吸收，并且沒(méi)有能量反射回驅動(dòng)器。這由圖 18 中的中心波形顯示。

圖 18. 并聯(lián)端接傳輸線(xiàn)

當端接器值更改為 70 歐姆時(shí)，線(xiàn)路不再完美端接，部分能量反射回驅動(dòng)器。方程 3 通常稱(chēng)為反射方程。它用于計算阻抗不匹配時(shí)將發(fā)生的反射量。在等式中，Zl 是上游阻抗，Zo 是下游阻抗。在這種情況下，上游阻抗是線(xiàn)路阻抗，50 歐姆，下游阻抗是終端電阻。終端電阻為 70 歐姆時(shí)，公式預測將有 16% 的入射電壓反射，極性為正，增加了入射電壓，如圖 18 所示，導致過(guò)沖。

當終端電阻值更改為 30 歐姆時(shí)，線(xiàn)路不再完美終止，部分能量會(huì )反射回驅動(dòng)器。使用等式 3，反射值為 25%，但該值為負，與入射值無(wú)關(guān)。這稱(chēng)為下沖。

方程 3. 反射方程

當邏輯電壓在 5 伏范圍內時(shí)，過(guò)沖通常會(huì )變得如此之大，以至于導致邏輯故障甚至電路損壞。因此，重點(diǎn)一直是避免過(guò)度超調。這就是輸入二極管的原因。隨著(zhù)邏輯電平的持續下降，由此導致的故障概率也降低了。在邏輯電平下降的同時(shí)，噪聲容限也降低了，這使得耦合噪聲引起的邏輯故障成為一個(gè)大問(wèn)題。因此，更多的重點(diǎn)是避免當前大多數邏輯系列的下沖。

確定終端電阻值

如前所述，有兩種類(lèi)型的端接：串聯(lián)和并聯(lián)。并聯(lián)端接的值是端接電路或被端接的傳輸線(xiàn)的特性阻抗。確定串聯(lián)終端電阻值并不是那么簡(jiǎn)單。當與驅動(dòng)器的輸出阻抗相結合時(shí)，串聯(lián)終端電阻旨在增加傳輸線(xiàn)阻抗。換句話(huà)說(shuō)，Zst = Zo – Zout。驅動(dòng)器的輸出特性阻抗從哪里得到？如果將此信息作為組件數據表的一部分打印，那就太好了。不幸的是，這種情況很少發(fā)生。為了找到Zout，需要得到輸出驅動(dòng)器的IBIS或SPICE模型，并從VI曲線(xiàn)計算出來(lái)。大多數 SI 建模工具都會(huì )執行此計算并顯示輸出阻抗。有些人甚至會(huì )做數學(xué)運算并推薦一個(gè)串聯(lián)電阻值。

這就是擁有實(shí)時(shí)更新且易于訪(fǎng)問(wèn)的組件庫、可訪(fǎng)問(wèn)供應商信息和易于更新的零件模型的特別有用的地方。值得慶幸的是，作為 Altium Designer 的一部分，您可以從生產(chǎn)團隊的任何渠道輕松訪(fǎng)問(wèn)各種組件庫和實(shí)時(shí)更新的供應商信息。

PCB 端子的位置

經(jīng)常出現的問(wèn)題是，終端需要離傳輸線(xiàn)末端多近才能使其正常工作。最好將這些電阻器放置在 PCB 表面上，以免給布局或組裝帶來(lái)不必要的困難。

定位并聯(lián)電阻相對容易。信號傳送到設備輸入后的任何地方都可以，因為電壓波形已經(jīng)傳送，只需移除能量即可。知道這一點(diǎn)后，將并行終端放在傳輸線(xiàn)上的最后一個(gè)負載之后。無(wú)需將它們塞在 BGA 引腳區域下，從而簡(jiǎn)化 PCB 布線(xiàn)和組裝。

定位串聯(lián)終端需要更多的分析。由于串聯(lián)終端電阻或終端電路的目的是與驅動(dòng)器的輸出特性阻抗相加，所以它需要足夠接近，這意味著(zhù)連接兩者的走線(xiàn)足夠短，不能起到隔離傳輸線(xiàn)的作用。一個(gè)阻力來(lái)自另一個(gè)。獲得可接受的連接長(cháng)度的唯一方法是使用模擬器查看此連接可以持續多長(cháng)時(shí)間并且在接收器處仍然具有可接受的波形。事實(shí)證明，允許長(cháng)度是驅動(dòng)器上升時(shí)間的直接函數。上升時(shí)間越快，允許的連接越短。

存根

存根是主傳輸線(xiàn)的一個(gè)分支。在某些情況下，存根會(huì )對信號產(chǎn)生不利影響。當存根足夠長(cháng)時(shí)，它似乎會(huì )暫時(shí)使信號短路。圖 20 描繪了在某個(gè)頻率 F 下長(cháng)度為四分之一波長(cháng)的傳輸線(xiàn)。

圖 19. 帶有短截線(xiàn)的傳輸線(xiàn)

在圖 20 中，正弦波顯示在傳輸線(xiàn)的輸入端。四分之一波長(cháng)后，或 90 度后，它到達傳輸線(xiàn)的開(kāi)放端，這是一個(gè)開(kāi)路。由于末端是開(kāi)放的，所有能量都被反射回來(lái)而不會(huì )被反轉。四分之一波長(cháng)后，它返回到輸入端，與輸入信號的相位正好相差 180 度，從而抵消了它。結果是在頻率 F 處發(fā)生短路。

RF 工程師在無(wú)線(xiàn)電的某些部分使用四分之一波短截線(xiàn)作為帶阻濾波器，在這些部分中存在單一頻率會(huì )引起干擾。不幸的是，邏輯中很少有地方需要消除單個(gè)頻率。相反，短截線(xiàn)會(huì )導致波形反轉，如圖 21 中所示的藍色波形。這種波形反轉發(fā)生在時(shí)鐘上，導致雙時(shí)鐘。

圖 20. 四分之一波傳輸線(xiàn)上的波形

圖 21. 顯示存根結果的時(shí)鐘線(xiàn)上的波形

確定存根是否足夠短以避免導致圖 21 中所示問(wèn)題的唯一可靠方法是在 Hyperlynx 等工具中模擬建議的拓撲結構，并查看波形退化是否可接受。由于許多當前 IC 的上升時(shí)間非?？欤ㄍǔＰ∮?span> 100 pSec），因此從 BGA 上的焊球到芯片本身實(shí)際接觸的走線(xiàn)長(cháng)度可能足夠長(cháng)，從而導致出現問(wèn)題。該長(cháng)度必須包含在模擬中。

過(guò)孔

Via 是一個(gè)術(shù)語(yǔ)，用于描述用于將 IC 的信號引腳連接到 PCB 內層上的走線(xiàn)或連接到 PCB 另一側的走線(xiàn)的電鍍通孔。這些通孔是具有電容和電感的鍍通孔。通孔的電感約為每 mil 長(cháng)度 35 皮亨（每毫米 1.4 納亨）。該電感是否會(huì )成為問(wèn)題取決于如何使用過(guò)孔。

如果使用過(guò)孔將旁路電容器連接到平面或將組件電源引線(xiàn)連接到平面，則此電感可能會(huì )成為上升時(shí)間非?？斓男盘柣蚺月冯娙萜餍阅芟陆档膯?wèn)題。

層堆疊管理變得簡(jiǎn)單

大多數通孔是用 12 密耳 (0.3 毫米) 或更小的鉆孔創(chuàng )建的。在 100 密耳 (2.5 毫米) 厚的 PCB 上用 12 密耳鉆孔創(chuàng )建的通孔平均約為 0.3 pF。這個(gè)增加的電容是否會(huì )導致信號完整性問(wèn)題，最好使用一個(gè)好的模擬器來(lái)回答。根據經(jīng)驗，作者觀(guān)察到對于高達約 3 Gb/S 的數據速率，過(guò)孔的性能下降是可以接受的。

PCB 設計軟件中強大的層堆疊管理和易于在 3D 模型查看器之間轉換的功能將有助于在您的設計中整合過(guò)孔并跟蹤它們。不要讓過(guò)孔和微孔管理導致您的設計在接近終點(diǎn)線(xiàn)時(shí)絆倒。

Altium Designer 3D 模型查看器中的過(guò)孔

直角彎頭

自從制造 PCB 以來(lái)，信號走線(xiàn)中的直角彎曲的影響就一直令人擔憂(yōu)。已經(jīng)提到的一些影響是：

直角彎曲會(huì )導致 EMI。

直角彎曲會(huì )導致信號完整性問(wèn)題。

在 PCB 制造過(guò)程中，直角彎曲會(huì )導致酸阱。

走線(xiàn)角度示例

在某些情況下，已經(jīng)花費了大量精力來(lái)確保消除直角彎曲。甚至整個(gè) CAD 系統都報廢了，因為它們無(wú)法阻止在跡線(xiàn)上放置直角彎曲。一個(gè)公平的問(wèn)題是，“直角彎曲是邏輯電路的問(wèn)題嗎？” 本節末尾的第 1 項描述了用于測量直角彎曲影響的測試 PCB。該 PCB 設計有直角彎頭、銳角彎頭和鈍角彎頭，從上面列出的三個(gè)問(wèn)題的角度來(lái)看它們的外觀(guān)。測試是在羅拉密蘇里大學(xué)的 EMI 實(shí)驗室完成的。

這項測試的結果是，直角彎曲應該不會(huì )導致實(shí)際發(fā)生。一個(gè)公平的問(wèn)題可能是這些想法是如何產(chǎn)生的？最有可能的方法是觀(guān)察到 RF 工程師將所有角落都修圓了。這樣做是因為電暈放電發(fā)生在高射頻功率水平的尖角處。

奇怪的是，直角彎曲不會(huì )引起麻煩這一事實(shí)已經(jīng)為人所知至少 40 年，并通過(guò)測試和已發(fā)表的論文得到證明。然而，這些神話(huà)繼續在工程師之間傳遞。