內務(wù)管理和 PCB 設計

2021-06-03

內務(wù)管理和 PCB 設計

傳輸線(xiàn)的長(cháng)度方面，我們的印刷電路板也以便利換取性能。額外的走線(xiàn)長(cháng)度是有損的。不僅如此，信號也可能在較長(cháng)的軌跡上衰減，因為有更多的攻擊面，噪聲發(fā)生器可以耦合到信號上。我們必須在可用的幾何圖形內工作，同時(shí)給我們留下無(wú)盡的選擇。

氣隙和銅厚是相互關(guān)聯(lián)的

這讓我想到了在設計 PCB 時(shí)我們必須管理的其他權衡。首先想到的是，看到大量電流的電路板將受益于厚銅層來(lái)處理電源。同時(shí)，我們也喜歡使用窄走線(xiàn)并將它們打包在一起，以避開(kāi)較大設備的內部區域。

獲得正確的堆疊成為一種平衡行為，允許一些細間距連接以及一些高電流應用。這種類(lèi)型的設置的設計規則將允許信號層上的小氣隙，而其他設置則有更寬敞的間隔規則來(lái)供電。

這兩件事不能成為好鄰居，所以我們需要其他層作為屏障。添加層會(huì )增加成本，因此我們必須充分利用可用的層。在某些情況下，細間距規則僅適用于局部區域。一旦擺脫了連接器或處理器，就會(huì )應用一套更保守的規則。在這個(gè)過(guò)程中撥號是一種平衡行為。

元件放置怎么樣？

我們知道小尺寸是首選。這就是那些高度集成電路的用武之地。一個(gè)“全能型”片上系統 (SOC) 實(shí)際上有數百個(gè)無(wú)源部件，也許還有數十個(gè)額外的集成電路來(lái)實(shí)際創(chuàng )建一個(gè)系統。大多數這些附加電路都希望盡可能接近 SOC。

所有的內存和高速鏈接都希望在桌子上有一席之地?？赡苄枰銐虻碾娫磥?lái)保證特殊的電源管理集成電路或簡(jiǎn)稱(chēng) PMIC。當然，任何模擬線(xiàn)都應該短而直地從 SOC 出來(lái)。為什么 SOC 上沒(méi)有這些功能？

圖 1. 圖片來(lái)源：作者 - 六層板可能成本更低，但必須為外層分配一些布線(xiàn)空間。

這歸結為芯片架構。相對于構成 SOC 大部分空間的幾乎不可見(jiàn)的晶體管門(mén)而言，存儲單元是巨大的。模擬是一種不同的野獸，擅長(cháng)拾取任何噪音。這導致電源硅。這些東西必須單獨存在，因為它的設計是如此的噪音制造者。

然而，計算設備周?chē)膮^域是熱門(mén)商品。我的意思是字面意義上的。你能在它周?chē)胖玫目臻g越大越好。該文件面對小尺寸的要求。我們想讓我們的部分靠近在一起并同時(shí)分開(kāi)。

所有這些競爭因素都會(huì )導致戰略性集群，通常按電壓分解事物，然后重點(diǎn)放在路由上。我們還在 PCB 組件放置的平衡過(guò)程中考慮了熱和電磁干擾。如果我們可以將事情分散得更遠，那么我們就可以增加我們的測試訪(fǎng)問(wèn)權限。同時(shí)，如果我們可以壓縮整個(gè)電路板，以便在比去年的產(chǎn)品更小的外殼中為更大的電池騰出空間，那就太好了。

布線(xiàn)印刷電路板的權衡

因此，布線(xiàn)是布局的函數，布局是上述幾個(gè)因素的函數。其中一些因素相互直接競爭。即使使用最好的模擬，也很難預測重疊的細微差別。完美是遙不可及的，所以我們正在尋找的已經(jīng)足夠好了。如果它在保修期內可靠運行，那么我們就完成了我們的工作。

給定足夠長(cháng)的跑道，理論上我們可以接近一個(gè)完美的內存總線(xiàn)，它使用最少的曲折和最少的空間，同時(shí)保持所有各種連接的最佳分離。時(shí)序預算可以設置為極小的允許偏差。問(wèn)題是時(shí)間幾乎總是供不應求，因此我們需要信號可以處理的所有緯度。

圖 2. 圖片來(lái)源：作者：使用外層布線(xiàn)可能不需要那么多過(guò)孔，但走線(xiàn)會(huì )暴露在外，這會(huì )侵蝕布局區域。

讓每個(gè)人都開(kāi)心似乎是不可能的。對于每個(gè)人，我不僅包括內部團隊，還包括提供圍繞其芯片構建的參考設計的每個(gè)供應商，就好像它將是板上唯一的東西一樣。營(yíng)銷(xiāo)團隊希望它為 CIS 或返校做好準備，也許是其他日期?，F在，客戶(hù)想要下周的樣品。我們如何處理所有這些相互競爭的利益？

你知道這是怎么回事。電路板設計人員在時(shí)間和空間可用的情況下考慮所有要求。第一個(gè)修訂版出來(lái)了，我們了解到了沒(méi)人能想到的問(wèn)題。深夜帶來(lái)的突破幾乎總是會(huì )導致解決方案在下一次迭代中涉及更多部分。