分析并限制高速大功率PCB的阻抗

2021-01-02

如今，電子工業(yè)和PCB的相關(guān)技術(shù)已經(jīng)取得了巨大進(jìn)步，以至于高端電子產(chǎn)品的設計和開(kāi)發(fā)階段出現了更多新的挑戰。這些挑戰對于利用功率電子半導體組件的高功率高頻開(kāi)關(guān)裝置是特定的。選擇合適的電子元件值 及其位置時(shí)，相應的PCB布局以及電路設計師將不得不面對挑戰  在PCB上。是的，這是正確的，組件在PCB上的放置很重要。這是由于各種問(wèn)題，例如熱管理，大電流，信號反射問(wèn)題，EMI /交叉通話(huà)問(wèn)題以及在單板中包含模擬和數字電路的高頻和混合電路中的噪聲問(wèn)題。

暫態(tài)電流問(wèn)題：

許多設計人員面臨的主要問(wèn)題是PCB中可能發(fā)生的突然或瞬時(shí)電流尖峰，這是由于與PCB輸出端口電氣連接的變化而引起的，也稱(chēng)為“負載瞬變”。PCB中的這種瞬態(tài)電流將導致PCB的許多部分和組件的電壓分布不平衡，從而導致弱小的組件擊穿甚至導致整個(gè)PCB失效。這主要是因為以特定阻抗流動(dòng)的電流越大，其兩端的電壓降越大。因此，異常電壓會(huì )損壞組件。為了在PCB中正常分配電壓，非常需要保持PCB的阻抗盡可能低。因此，在瞬態(tài)電流的情況下，電壓降不會(huì )有太大影響。

顯然，除了使用“去耦電容”以外，沒(méi)有其他方法可以降低使用高功率高頻組件的電路板的阻抗。 

什么是去耦電容器？

去耦電容器通常用于PCB板的電源部分。特別是在開(kāi)關(guān)模式電源（SMPS）中，由于在降壓或升壓轉換器中使用了高速開(kāi)關(guān)，PCB產(chǎn)生的諧振非常大，因此由于PCB板的足夠阻抗會(huì )產(chǎn)生電壓尖峰，因此很危險。因此，為了減小或限制PCB的阻抗，通常使用并聯(lián)電容器的組合來(lái)包含或控制PCB的阻抗。 

PCB作為電容器的示例：

假設我們有一塊尺寸為3英寸x 2英寸，厚度為20密耳的PCB?，F在我們知道在PCB中存在電源平面和接地平面，并且在兩者之間放置了介電材料。因此，我們可以將這種情況與“平行板電容器”現象相關(guān)聯(lián)，在該現象中，如果在兩個(gè)平行導電板之間放置辯證法，則電容之間將存在電容。通常，FR-4 PCB介電材料用于PCB，介電常數為4.5。電容的公式為

哪里

C = PCB電容

k = 8.854 x 10 -12  = 0.2249英寸

A =面積

d = PCB厚度或兩個(gè)銅層（GND和PWR）之間的間距

r = FR-4的介電常數

我們有A = 6平方英寸

d = 0.02英寸

r = 4.5

 

這可以很容易地表明，電容是如此之小，將導致在歐姆范圍內的大PCB阻抗，因此，在瞬態(tài)情況下的電壓尖峰將很明顯。SIWAVE是一種仿真工具，可以檢查各種頻率范圍內的阻抗曲線(xiàn)。頻率曲線(xiàn)下方顯示了在PCB上實(shí)現DCP010505bp芯片的5V電源系統的仿真結果。 

使用去耦電容器限制阻抗  

去耦電容器的選擇不是很困難。每個(gè)電容器具有非理想因素，分別為ESR和ESL（有效串聯(lián)電阻）和（有效串聯(lián)電感）。電感（ESL）電抗會(huì )隨著(zhù)頻率的增加而增加，但是電阻（ESR）與頻率無(wú)關(guān)。還有電容器本身的寄生電容和電阻，當在電源電路中使用時(shí)，它們也可能改變去耦電容器的性能。

上式是電容器的頻率相關(guān)電抗，表明電容器的電抗與系統頻率成反比

由上式可知，電感的電抗與電路頻率成正比

因此，我們可以描述，包含ESR和ESL的去耦電容器的阻抗將首先比隨著(zhù)頻率開(kāi)始增加去耦電容器的阻抗減小而變得非常高。然后在特定頻率下它將停止進(jìn)一步減小，然后再次開(kāi)始增大，如下圖所示

上圖顯示了串聯(lián)諧波頻率410MHz，其中選擇的電容器為623pF。虛線(xiàn)示出了目標阻抗，并且虛線(xiàn)上方的波動(dòng)是不希望的。這是因為使用了單個(gè)去耦電容器。當多個(gè)去耦電容器并聯(lián)時(shí)，此問(wèn)題將得到解決。 

當我們并聯(lián)連接多個(gè)（n個(gè)）（去耦電容）（具有相同值）時(shí)，等效電容將增加至nxC。但是，ESR將減小至R / n，ESL也將減小至L / n。由于自諧波頻率點(diǎn)將保持不變，因此非常需要此結果。

因此可以說(shuō)，去耦電容器的選擇標準是考慮自諧頻率點(diǎn)，并且并聯(lián)的多個(gè)去耦電容器可以大大降低電路/ PCB的阻抗。

上圖顯示了每個(gè)96pF并聯(lián)連接的6個(gè)去耦電容器。我們還可以看到所需的阻抗低于目標阻抗。 

確定去耦電容器的位置：

板上去耦電容器的位置非常重要。有多種使用的技術(shù)，其中一些是

1-當放置去耦電容器用于電源時(shí)，應嘗試將其放置在PCB的底部。如果需要在頂部放置電容器，則將它們盡可能靠近IC /組件的電源引腳放置

2-當并聯(lián)的去耦電容器的值不同時(shí)，應將最小的電容器最靠近IC的電源引腳放置。

3-如圖所示，鉭電容器或非極性電容器應按升序放置在靠近器件引腳的位置。

4-具有多個(gè)電源引腳的設備或IC每個(gè)電源引腳至少需要一個(gè)去耦或旁路電容器