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pcb設計什么時(shí)候需要考慮等長(cháng)？
高速信號有效的建立保持窗口比較小，要讓數據和控制信號都落在有效窗口內，數據、時(shí)鐘或數據之間、控制信號之間的走線(xiàn)長(cháng)度差異就很小。具體允許的偏差可以通過(guò)計算時(shí)延來(lái)得到。 其實(shí)一般來(lái)說(shuō)，時(shí)序邏輯信號要滿(mǎn)足建立時(shí)間和保持時(shí)間并有一定的余量。只要滿(mǎn)足這個(gè)條件，信號是可以不嚴格等長(cháng)的。然而，實(shí)際情況是，對于高速信號來(lái)說(shuō)（例如DDR2、DDR3、FSB），在設計的時(shí)候是無(wú)法知道時(shí)序是否滿(mǎn)足建立時(shí)間和保持時(shí)間要求（影響因素太多，包括芯片內部走線(xiàn)和容性負載造成的延時(shí)差別都要考慮，很難通過(guò)計算估算出實(shí)際值），必須在芯片內部設置可控延時(shí)器件（通過(guò)寄存器控制延時(shí)），然后掃描寄存器的值來(lái)嘗試各種延時(shí)，并通過(guò)觀(guān)察信號（直接看波形，測量建立保持時(shí)間）來(lái)確定延時(shí)的值使其滿(mǎn)足建立時(shí)間和保持時(shí)間要求。不過(guò)同一類(lèi)信號一般只對其中一根或幾根信號線(xiàn)來(lái)做這種觀(guān)察，為了使所有信號都滿(mǎn)足時(shí)序要求，只好規定同一類(lèi)信號走線(xiàn)全部嚴格等長(cháng)。上面說(shuō)的是高速并行信號。 對于高速的串行信號，如果是帶時(shí)鐘的，時(shí)鐘和串行數據也必須滿(mǎn)足建立保持時(shí)間要求，所以也要控制好長(cháng)度。有些高速串行信號雖然帶時(shí)鐘，但這個(gè)時(shí)鐘不是用來(lái)鎖存數據而是一個(gè)頻率較低的參考時(shí)鐘，那么數據和時(shí)鐘以及多個(gè)通道之間的數據的skew就可以寬松很多，不用嚴格等長(cháng)，因為接收芯片是能夠正確找出每個(gè)通道的起始位并且把參考時(shí)鐘經(jīng)過(guò)PLL倍頻和相移來(lái)鎖存數據的。例如TMDS信號，串行數據的差分對之間要嚴格等長(cháng)，但數據之間的skew放寬到+/-20%的時(shí)鐘周期。不過(guò)為了避免不必要的問(wèn)題，一般來(lái)說(shuō)像TMDS、PCI-E這些串行信號，通道間一般也要做等長(cháng)，不過(guò)允許的偏差可以比較大，例如200ps以上。 至于低速信號，其建立保持窗口一般在ns級以上，這樣就沒(méi)必要做長(cháng)度控制了，因為無(wú)論布線(xiàn)怎么差也很難搞出ns級的skew。