管理互連密度和信號噪聲

2020-06-20

經(jīng)驗豐富的PCB設計人員，那么您將了解“ 3W”規則，該規則規定走線(xiàn)之間的間距應始終至少為每條走線(xiàn)寬度的3倍。這個(gè)過(guò)時(shí)的規則并沒(méi)有說(shuō)明您的疊層或環(huán)路電感，但許多設計師仍然堅持使用此規則。隨著(zhù)HDI板被推向更小的尺寸和更高的密度，例如在具有6 mil跡線(xiàn)的基帶芯片中，跡線(xiàn)之間的串擾和互連噪聲耦合的強度將取決于它們之間的間距。這意味著(zhù)您需要一種方法，以根據互連密度快速評估電路板中的串擾和EMI磁化率。

在設計PCB時(shí)，需要執行這些仿真并分析布局后的情況。換句話(huà)說(shuō)，原理圖編輯器無(wú)法考慮走線(xiàn)和組件的物理布局，因此不能用于模擬與堆棧，走線(xiàn)大小或走線(xiàn)密度有關(guān)的任何事情。原理圖編輯器中的電路仿真器仍然在電路仿真中占有一席之地，但是管理互連密度需要直接從布局數據確定噪聲耦合。

電路板將需要平衡許多不同的幾何要求，以防止單端和差分走線(xiàn)之間發(fā)生串擾。高密度板上的困難僅是因為當您靠近走線(xiàn)時(shí)，走線(xiàn)發(fā)出的電磁場(chǎng)會(huì )更強。寬帶信號的低頻部分將（通過(guò)磁場(chǎng)）感應耦合到附近的跡線(xiàn)，而寬帶信號的高頻部分（通過(guò)電場(chǎng)）將感應耦合到附近的跡線(xiàn)。

相聲

在管理互連密度時(shí)，您需要考慮不同類(lèi)型的信號如何相互耦合。單端和差分對以各種方式與其他類(lèi)型的走線(xiàn)耦合，下表顯示了信號完整性仿真所期望的結果摘要。請注意，在單端→差分對串擾結果中，共模噪聲或差分模式噪聲的存在取決于受害差分對（S）中走線(xiàn)之間的間隔值以及該對離地線(xiàn)對的高度（ H）。

在上表中，我們假設所有單端走線(xiàn)和差分對都位于同一層上（即，沒(méi)有寬邊耦合）。這是在大多數布局中需要模擬的常見(jiàn)情況。較寬的差分對是較不常見(jiàn)的布置，當并排放置時(shí)，它們會(huì )產(chǎn)生強烈的串擾。在所有情況下，差分對之間的串擾將比可比的單端走線(xiàn)之間的串擾弱，并且隨著(zhù)分離距離的增加，串擾強度將變弱。

由于市售數字電路的上升時(shí)間，在大多數數字系統中，鑒于相關(guān)信號上升時(shí)間，您的走線(xiàn)電感將主導串擾。但是，每個(gè)人都應該期望信號上升時(shí)間會(huì )繼續下降，以適應更高數據速率的通道（例如800G和更高的SerDes），這可能會(huì )將有用的信號帶寬推近100 GHz。有時(shí)，系統中需要考慮電容性串擾和電感性串擾。

量化EMI

相同的幾何約束也將影響電路板對外部EMI的敏感性。電路板上信號走線(xiàn)的電感決定了它們對外部EMI的敏感性。電感耦合EMI產(chǎn)生于外部源的磁場(chǎng)，該磁場(chǎng)可能是寬帶信號。外部EMI源（例如系統中的另一塊板）會(huì )在不連續的峰值處強烈發(fā)射。隔離不良的時(shí)鐘和高電流開(kāi)關(guān)電源就是最好的例子。

EMI耦合為電路板中單端和差分網(wǎng)絡(luò )上的共模噪聲。耦合到走線(xiàn)中的噪聲然后可以通過(guò)線(xiàn)性或非線(xiàn)性分量傳播，然后可以以更高的諧波生成噪聲。感應噪聲和信號完整性之間的復雜反饋可能很難方便地模擬。但是，您的目標應該是通過(guò)最小化電路板上關(guān)鍵網(wǎng)絡(luò )中的環(huán)路電感來(lái)最小化EMI。

模擬EMI和串擾與互連密度

您可以在完成布局之前或之后創(chuàng )建串擾模擬。我認為，最好在PCB上創(chuàng )建一個(gè)只有兩個(gè)驅動(dòng)器和一個(gè)接收器的測試板，其中有兩個(gè)互連。如果并排走線(xiàn)，則可以使用Sigrity中的仿真工具來(lái)計算互連之間的串擾。然后，您可以更改走線(xiàn)之間的距離，走線(xiàn)的寬度以及層堆棧，以確定每個(gè)參數如何影響串擾強度。

從仿真中生成理想波形后，就可以繼續進(jìn)行電路板布線(xiàn)了。一旦完成了PCB布局，就可以在關(guān)鍵網(wǎng)絡(luò )上進(jìn)行另一輪仿真來(lái)完成電路板。兩種情況的目的都是為單端和差分網(wǎng)絡(luò )確定合適的走線(xiàn)密度。在第一輪驗證仿真中確定適當的間隙后，您可以將適當的走線(xiàn)間距和差分對間距設置為設計規則,將在布局PCB時(shí)遵循這些設計規則。

如果您可以準備如下圖所示的圖形，則在完成布局之前，您已經(jīng)做了很多艱苦的工作來(lái)防止串擾。在該圖中，使用了單個(gè)極限頻率（2 GHz），具有固定的層間隔和走線(xiàn)厚度。隨著(zhù)回路電感的增加，增加層間距將使曲線(xiàn)沿圖形向上移動(dòng)。

串擾與互連間距

在如此簡(jiǎn)單的圖形中總結出EMI可能更加困難，因為您將看到的結果可能是復雜的頻率和幾何函數。但是，使用正確的仿真工具，您可以檢查整個(gè)PCB的EMI敏感性和串擾強度。

創(chuàng )建互連信號噪聲模擬

當您進(jìn)入Allegro Sigrity時(shí)，可以從Allegro Sigrity SI主窗口中的Analysis Workflows選項卡訪(fǎng)問(wèn)串擾模擬。下面顯示的一組差分對是串擾仿真的主要候選對象。首先，您需要在設置模擬時(shí)按名稱(chēng)選擇網(wǎng)絡(luò )。

將您的電路板置于Sigrity中，以進(jìn)行互連信號噪聲仿真

在分析中設置的另一個(gè)重要點(diǎn)是將包含在分析中的每個(gè)網(wǎng)絡(luò )周?chē)膮^域。如果單擊“分析工作流程”選項卡中的“分析選項”條目，則可以使用GeoWindow選項設置每個(gè)跡線(xiàn)周?chē)哪M區域的大小。

定義設置后，該工具將返回與設計規則進(jìn)行比較的結果。結果以顏色編碼并按降序排列。盡管它們是用顏色編碼的，但您也可以看到一個(gè)數值結果，以便可以比較由于互連信號噪聲引起的峰值過(guò)壓/欠壓，并將其與信令標準進(jìn)行比較。

LVDS組件在接收器上看到的互連信號噪聲耦合（串擾）仿真結果（接收器需要3.3 V差分電壓）

當我們專(zhuān)門(mén)查看LST_RESET網(wǎng)絡(luò )時(shí)，我們看到3條侵害者跡線(xiàn)，在該網(wǎng)絡(luò )上產(chǎn)生串擾

在受害跡線(xiàn)上互連信號噪聲圖

在該網(wǎng)絡(luò )中，解決方案是修改受害者跡線(xiàn)和攻擊者跡線(xiàn)之間的間隔。由于產(chǎn)生此級別的互連信號噪聲涉及3條走線(xiàn)，因此難以確定最佳走線(xiàn)布置。將受害跡線(xiàn)移離一個(gè)攻擊者可能需要將其移近其他攻擊者之一。在這種情況下，您應該試驗不同的布置，然后重新運行仿真以確定最小化串擾的布置。

您可以在Allegro Sigrity SI的“分析工作流程”選項卡中訪(fǎng)問(wèn)其他重要的模擬：

阻抗工作流程：檢查由于共?；虿钅ｒ寗?dòng)下的耦合而引起的阻抗不連續和沿走線(xiàn)的變化。

耦合工作流程：提取不同網(wǎng)絡(luò )之間的耦合系數，這將決定偶數和奇數模式阻抗。

反射工作流程：檢查由于較小的阻抗不匹配而引起的來(lái)自接收器的反射。

返回路徑工作流程：檢查單端網(wǎng)絡(luò )中信號的返回路徑。