高速PCB設計中的走線(xiàn)長(cháng)度匹配

2020-04-16

每個(gè)電子信號都需要一定的時(shí)間才能沿著(zhù)導體傳播并到達目的地。由于電路板上的分散和損耗，在某些情況下需要對高速電路板上的PCB走線(xiàn)長(cháng)度進(jìn)行匹配。當您知道如何識別需要長(cháng)度匹配的電路板部分時(shí)，可以采取重要步驟來(lái)確保信號按時(shí)到達接收器。

如果信號速度和任何跡線(xiàn)長(cháng)度不匹配之間的聯(lián)系不明顯，則可以將允許的跡線(xiàn)不匹配確定為時(shí)間差（對于數字信號）或相位差（對于模擬信號）。PCB走線(xiàn)長(cháng)度匹配通常以差分對的形式進(jìn)行討論，但也適用于具有單端信號的網(wǎng)絡(luò )和總線(xiàn)以及差分驅動(dòng)的總線(xiàn)。由于計算機外圍設備和其他數字系統需要連續更快的運行速度，因此計算機網(wǎng)絡(luò )中的傳播延遲在承載數字信號的導體中允許的走線(xiàn)長(cháng)度上設置了嚴格的公差。以下是在不同類(lèi)型的系統中應用PCB跡線(xiàn)長(cháng)度匹配的一些極佳實(shí)踐。

什么是走線(xiàn)長(cháng)度匹配？

PCB走線(xiàn)長(cháng)度匹配恰如其名：在兩條或多條PCB走線(xiàn)在板上布線(xiàn)時(shí)，您要匹配它們的長(cháng)度。這些跟蹤可能是以下之一：

并行路由的多條單端走線(xiàn)

差分對的每一端

多個(gè)并聯(lián)的差分對，單端或差分對與時(shí)鐘信號并行布線(xiàn)

數字信號的PCB走線(xiàn)不需要完全匹配長(cháng)度。在上升沿上總會(huì )有一定的抖動(dòng)，因此并行路由的信號永遠不可能完美匹配長(cháng)度。目的是將長(cháng)度或時(shí)序失配減小到某個(gè)極限值以下。允許的長(cháng)度不匹配和時(shí)序不匹配與信號速度有關(guān)： 

如果您不知道系統中允許的走線(xiàn)長(cháng)度不匹配，請不要擔心。只需檢查您的信令標準，接口標準或組件數據表即可。由于計算機外圍設備的標準化程度很高，因此大多數組件都使用許多高速信令標準之一，并且您可以在規格中輕松找到路由規格，所需的阻抗和允許的長(cháng)度不匹配。

長(cháng)度不匹配也可以使用信號速度轉換為定時(shí)不匹配，盡管在選擇數字信號的速度時(shí)要格外小心。這是因為通常以小于1 ns的邊沿速率運行的現代數字信號將具有高達GHz的帶寬，并且只能容忍非常小的失配。PCB基板中的分散會(huì )導致信號速度隨頻率變化。例如，FR4在?1 GHz以下具有正常色散，因此較低的頻率比較高的頻率更早到達接收器。

跡線(xiàn)長(cháng)度匹配的目標是防止并行數據總線(xiàn)上的時(shí)滯。偏斜只是指兩個(gè)或多個(gè)數字信號的上升沿之間的時(shí)序不匹配。在并行總線(xiàn)中，在最短走線(xiàn)上傳播的信號將最早到達，因此它將在總線(xiàn)上的其他信號之前觸發(fā)下游門(mén)。行業(yè)標準的PCB設計軟件將允許您在原理圖中定義總線(xiàn)和差分對，但您需要在布局中強制使用跡線(xiàn)長(cháng)度匹配，以使偏斜度在允許的范圍內。

偏斜和走線(xiàn)長(cháng)度匹配

多個(gè)單端網(wǎng)絡(luò )中的長(cháng)度匹配非常簡(jiǎn)單；只需添加調整結構，以確?？偩€(xiàn)上的所有走線(xiàn)都具有相同的長(cháng)度。調整結構將在下面更詳細地討論。對于差分對，單個(gè)差分對的每一端應長(cháng)度匹配。下圖顯示了將PCB跡線(xiàn)長(cháng)度匹配應用于差分對的示例。

 

上面顯示的差分對在單個(gè)驅動(dòng)器（例如，FPGA）和兩個(gè)不同的接收器之間路由。每個(gè)接收器分別讀取D1和D2上的差分信號。在此，差分對D1的每一端都需要進(jìn)行長(cháng)度匹配。類(lèi)似地，差分對D2的每一端都需要長(cháng)度匹配。但是， D1和D2不需要彼此匹配，因為它們沒(méi)有并行傳輸數據。這些差分對中的每對一次只傳送一個(gè)比特，我們只需要進(jìn)行長(cháng)度匹配以確保在每對中消除共模噪聲。

如果您有多個(gè)差分對攜帶并行數據，則每個(gè)差分對都需要匹配，然后這些對必須彼此匹配。如下所示，其中單個(gè)驅動(dòng)程序正在將并行數據發(fā)送到單個(gè)接收器。這樣可確保每個(gè)差分對都能充分消除共模噪聲，并確保接收并行數據而不會(huì )出現位之間的偏差。

 

 

時(shí)鐘信號

下一個(gè)自然要問(wèn)的問(wèn)題與時(shí)鐘信號有關(guān)：來(lái)自系統時(shí)鐘的信號應如何在具有多個(gè)鏈IC的整個(gè)數字系統中進(jìn)行長(cháng)度匹配？在上面的示例中，時(shí)鐘信號需要來(lái)自某個(gè)地方，以便接收器鎖存。答案是：在此拓撲中不使用系統時(shí)鐘信號！

在大型數字系統中，使用系統時(shí)鐘來(lái)觸發(fā)組件鏈中的每個(gè)IC極為困難。這是因為每個(gè)IC可能具有不同的邏輯門(mén)延遲，上升時(shí)間和總體信令標準。因此，現代數字組件使用源同步時(shí)鐘或嵌入式時(shí)鐘。在前者中，時(shí)鐘信號與并行數據跡線(xiàn)一起在一條跡線(xiàn)中路由，并且該時(shí)鐘跡線(xiàn)需要與其他數據跡線(xiàn)長(cháng)度匹配。

 在嵌入式時(shí)鐘的情況下，沒(méi)有時(shí)鐘跟蹤。嵌入式時(shí)鐘用于串行通信（例如，SerDes通道），而時(shí)鐘信號被編碼為串行數據流中的前幾個(gè)位。如果您要設計帶有差分對（例如LVDS）的SerDes通道，則仍需要使用上述技術(shù)對差分對進(jìn)行長(cháng)度匹配。

長(cháng)度調整結構

存在三種常見(jiàn)的PCB走線(xiàn)長(cháng)度調整結構，每種結構都可以在其自己的文章中進(jìn)行討論。這些結構的其他一些名稱(chēng)是切回路由和蛇形路由。這些不同的結構中的每一個(gè)都會(huì )對傳輸線(xiàn)阻抗和FEXT產(chǎn)生一些有趣的影響

如果您要對匹配的差分對組進(jìn)行長(cháng)度匹配，那么每一個(gè)都是延長(cháng)差分對的好選擇。無(wú)論本結構如何應用，都應嘗試使長(cháng)度調整部分保持對稱(chēng)，如果結構缺乏對稱(chēng)性，共模噪聲仍將被充分消除。

當逃避過(guò)孔或長(cháng)度不匹配很短時(shí)，應嘗試將這些結構之一應用于網(wǎng)絡(luò )的源端，而不是接收器端。如果在接收器端應用該結構，則可能無(wú)法充分消除軌跡中較早接收到的任何共模噪聲。對于過(guò)孔附近的短失配，可以在源端施加一個(gè)小的延遲（稱(chēng)為相位匹配）。

模擬差分信號呢？

上面討論的思想適用于數字信號，但是模擬信號也可以作為差分對進(jìn)行路由。即使在非常高的頻率下，這在許多系統中也很少見(jiàn)。但是，可以使用差分運算放大器將模擬信號作為差分對進(jìn)行路由。像德州儀器（TI）這樣的公司提供高帶寬（?GHz帶寬）差分運算放大器組件，非常適合路由模擬差分對。使用這些組件，您可以輕松地將模擬信號路由到電路板上，并且當需要與單端模擬IC接口時(shí)，可以轉換回單端模擬信號。

模擬差分信號需要精確的長(cháng)度匹配，就像數字差分信號一樣。區別在于模擬差分信號類(lèi)似于三相AC布線(xiàn)，其中相鄰的模擬接地層用作該對兩端的參考。盡管數字信號顯然不需要接地層，但出于上述原因，將接地層放置在數字差分對附近是有利的。

上面顯示的PCB跡線(xiàn)長(cháng)度匹配準則也需要與模擬差分對一起使用，因為它們會(huì )累積偏斜，就像差分信號一樣。它們還需要非常精確的相位匹配，并且容易受到相位噪聲的影響。用于最小化抖動(dòng)的相同PDN設計要點(diǎn)也適用于防止相位噪聲的模擬組件。但是，幸運的是，在設計模擬PDN時(shí)，您正在以較小的帶寬工作，這使得將模擬PDN阻抗最小化變得容易得多。