MOS晶體管漏電流的6個(gè)原因

2021-02-03

在討論MOS晶體管時(shí)，短溝道器件中基本上有六種類(lèi)型的泄漏電流分量：

反向偏置-pn結泄漏電流

亞閾值泄漏電流

排水引起的勢壘降低

V個(gè)滾降

工作溫度的影響

穿入和穿過(guò)柵極氧化物泄漏電流

由于熱載流子從基板注入柵極氧化物而引起的漏電流

柵極引起的漏極降低（GIDL）導致的漏電流

1.反向偏置pn結漏電流

在晶體管工作期間，MOS晶體管中的漏極/源極和襯底結被反向偏置。這導致器件中的反向偏置泄漏電流。該泄漏電流可能是由于反向偏置區域中少數載流子的漂移/擴散以及由于雪崩效應而產(chǎn)生電子-空穴對所致。pn結反向偏置的泄漏電流取決于摻雜濃度和結面積。

對于漏極/源極和襯底區域的重摻雜pn結，帶間隧穿（BTBT）效應主導著(zhù)反向偏置泄漏電流。在帶間隧穿中，電子直接從p區的價(jià)帶隧穿到n區的導帶。BTBT對于大于10 6 V / cm的電場(chǎng)可見(jiàn)。 

圖1.  MOS晶體管反向偏置pn結中的帶間隧穿。

請注意，在本文的上下文中，我們將隧穿現象定義為即使電子能量遠小于勢壘也要發(fā)生的現象。 

2.亞閾值泄漏電流

當柵極電壓小于閾值電壓（V th）但大于零時(shí)，則認為該晶體管在亞閾值或弱反轉區域中被偏置。在弱反演中，少數載流子的濃度很小，但不為零。在這種情況下，對于| V DS |的典型值| > 0.1V，整個(gè)電壓降發(fā)生在漏極-襯底pn結兩端。

與Si-SiO 2界面平行的漏極和源極之間的電場(chǎng)分量很小。由于該可忽略的電場(chǎng)，漂移電流可忽略不計，并且次閾值電流主要由擴散電流組成。

排水誘導屏障降低（DIBL）

亞閾值泄漏電流主要是由于漏極引起的勢壘降低或DIBL引起的。在短溝道器件中，漏極和源極的耗盡區彼此相互作用，并減小了源極處的勢壘。然后，該源能夠將電荷載流子注入溝道的表面，從而導致亞閾值泄漏電流。

DIBL在高漏極電壓和短溝道器件中很明顯。

V個(gè)輾軋

MOS器件的閾值電壓由于溝道長(cháng)度的減小而減小。這種現象稱(chēng)為V th 下降（或閾值電壓下降）。在短溝道器件中，漏極和源極耗盡區進(jìn)一步進(jìn)入溝道長(cháng)度，從而耗盡了一部分溝道。

因此，需要較小的柵極電壓來(lái)反轉溝道，從而降低了閾值電壓。對于較高的漏極電壓，這種現象尤為明顯。閾值電壓的減小增加了亞閾值泄漏電流，因為亞閾值電流與閾值電壓成反比。 

工作溫度的影響

溫度也是泄漏電流的一部分。閾值電壓隨溫度升高而降低?；蛘?，換句話(huà)說(shuō)，亞閾值電流隨溫度升高而增加。 

3.穿入和穿過(guò)柵極氧化物泄漏電流

在短溝道器件中，薄的柵極氧化物會(huì )在SiO 2層上產(chǎn)生高電場(chǎng)。具有高電場(chǎng)的低氧化物厚度導致電子從襯底到柵極以及從柵極到柵極通過(guò)柵極氧化物隧穿，從而產(chǎn)生柵極氧化物隧穿電流。

考慮如下所示的能帶圖。 

圖2.具有（a）平坦帶，（b）正柵極電壓和（c）負柵極電壓的MOS晶體管的能帶圖

第一個(gè)圖（圖2（a））是一個(gè)平帶MOS晶體管，即其中不存在電荷。

當柵極端子為正偏置時(shí)，能帶圖會(huì )發(fā)生變化，如圖2（b）所示。在強烈反轉的表面上的電子隧穿進(jìn)入或穿過(guò)SiO 2層，從而產(chǎn)生柵極電流。

另一方面，當施加負柵極電壓時(shí)，來(lái)自n +多晶硅柵極的電子隧穿進(jìn)入或穿過(guò)SiO 2層，從而產(chǎn)生柵極電流，如圖2（c）所示。 

Fowler-Nordheim隧道和直接隧道

柵極和襯底之間主要有兩種隧穿機制。他們是：

Fowler-Nordheim隧穿，其中電子隧穿穿過(guò)三角勢壘

直接隧穿，其中電子通過(guò)梯形勢壘隧穿 

圖3. 能帶圖顯示（a）通過(guò)氧化物的三角勢壘的Fowler-Nordheim隧穿和 （b）通過(guò)氧化物的梯形勢壘的直接隧穿

您可以在上面的圖3（a）和3（b）中看到兩種隧穿機制的能帶圖。

4.由于熱載流子從基片注入柵極氧化物而引起的漏電流

在短溝道器件中，襯底-氧化物界面附近的高電場(chǎng)使電子或空穴通電，并且電子或空穴穿過(guò)襯底-氧化物界面進(jìn)入氧化物層。這種現象稱(chēng)為熱載流子注入。

圖4. 能帶圖描繪了電子由于高電場(chǎng)而獲得了足夠的能量并越過(guò)了氧化物勢壘勢（熱載流子注入效應） 

這種現象比空穴更可能影響電子。這是因為電子與空穴相比具有較小的有效質(zhì)量和較小的勢壘高度。 

5.由于柵極感應的漏極降低（GIDL）而引起的漏電流

考慮具有p型襯底的NMOS晶體管。當柵極端子處存在負電壓時(shí)，正電荷僅在氧化物-襯底界面處積累。由于在襯底上積累的空穴，該表面表現為比襯底更重摻雜的p區域。

這導致沿著(zhù)漏極-襯底界面的表面處的耗盡區更?。ㄅc本體中的耗盡區的厚度相比）。 

圖5.  （a） 沿表面在漏極-襯底界面處形成薄耗盡區，以及 （b）由于雪崩效應和BTBT產(chǎn)生的載流子，GIDL電流流動(dòng) 

由于耗盡區較薄且電場(chǎng)較高，因此會(huì )發(fā)生雪崩效應和帶間隧穿（如本文第一部分所述）。因此，在柵極下方的漏極區域中產(chǎn)生少數載流子，并通過(guò)負柵極電壓將其推入襯底。這增加了泄漏電流。

6.穿通效應引起的漏電流

在短通道器件中，由于漏極和源極端子的接近，兩個(gè)端子的耗盡區匯聚在一起并最終合并。在這種情況下，據說(shuō)發(fā)生了“穿通”。

穿通效應降低了源頭上大多數載流子的勢壘。這增加了進(jìn)入襯底的載流子的數量。這些載流子中的一些被漏極收集，其余的則有助于泄漏電流。