大規模集成電路中的電遷移（EM）分析

2020-06-11

在電子產(chǎn)品方面，IC和PCB層面的故障機制很多。IC和高壓PCB的隱患是電遷移（EM）。這是PCB中的電化學(xué)效應，盡管這是由于IC中的散射所致，但設計人員在創(chuàng )建設計時(shí)需要考慮金屬遷移和生長(cháng)機理。目的是確保IC和PCB級別的可靠性，從而盡可能延長(cháng)使用壽命。

隨著(zhù)集成電路的不斷縮小，大規模集成電路（VLSI）發(fā)生故障的可能性增加。自從90 nm節點(diǎn)以來(lái)，EM一直是一個(gè)問(wèn)題，需要在電流密度和時(shí)序方面進(jìn)行優(yōu)化。大規模集成電路中的EM分析。跡線(xiàn)的間隙和厚度可以定義為VLSI中的設計規則，這有助于設計人員防止EM和操作過(guò)程中的故障。這是在VLSI設計中分析EM的方法。

大規模集成電路中的EM是什么？

EM是一種電效應，IC互連上的電子為構成導線(xiàn)的原子提供了一些動(dòng)量。這是通過(guò)低能碰撞和隨后的散射而發(fā)生的。結果，隨著(zhù)原子沿著(zhù)互連朝向陰極移動(dòng)，互連隨時(shí)間變形。這導致凹坑出現在更靠近陽(yáng)極的導線(xiàn)中，并且小的金屬凸點(diǎn)開(kāi)始沿著(zhù)更靠近陰極的導線(xiàn)表面生長(cháng)。

這會(huì )在很高的電流密度（通常> 10,000 A / cm2）下發(fā)生，并且當導線(xiàn)中的電流密度更大時(shí)，EM率會(huì )更高。這意味著(zhù)EM是一個(gè)失控的過(guò)程。隨著(zhù)EM發(fā)生在導線(xiàn)的一個(gè)區域中，橫截面積減小，電流密度增大。結果，EM的速率也增加了。隨著(zhù)時(shí)間的流逝，更多的金屬以更快的速度遷移，該過(guò)程最終以短路或開(kāi)路結束。

當沿導線(xiàn)的金屬完全耗盡并在導線(xiàn)中留下空隙時(shí)，就會(huì )發(fā)生開(kāi)路故障。在發(fā)生短路的情況下，樹(shù)枝狀晶體會(huì )從電線(xiàn)上長(cháng)出，直到橋接兩個(gè)導體之間的間隙。在這兩種情況下，組件均無(wú)法正常運行，必須更換。在大規模集成電路中，僅是因為互連之間的距離更近，所以與開(kāi)路故障相比，發(fā)生短路故障的可能性更高。 

熱失控

還有另一種有助于電磁的過(guò)程：熱失控。EM遵循具有一定定義活化能的Ahrrenius過(guò)程，這意味著(zhù)遷移速度隨互連溫度的升高而增加。隨著(zhù)EM的進(jìn)行，金屬耗盡的區域具有更高的電流密度和更高的電阻，導致芯片工作時(shí)的溫度更高。

那么PCB呢？

EM也指PCB中的一種故障機制，該機制會(huì )導致高壓板短路。但是，PCB中的EM是一種電化學(xué)效應，會(huì )由于橋接而導致短路。 

在PCB中，如果水在金屬上凝結，則暴露在金屬上的一些殘留鹽會(huì )溶解到電解液中。兩個(gè)導體之間的高電場(chǎng)（即，以高電壓或緊密間隔）可驅動(dòng)電化學(xué)反應，從而導致金屬鹽的生長(cháng)。這些樹(shù)枝狀晶體會(huì )生長(cháng)并最終彌合兩個(gè)導體之間的間隙，從而引起短路。

這里的解決方案與大規模集成電路中的解決方案類(lèi)似：在兩個(gè)處于不同電勢的導體之間提供足夠的間距，或者設計布局以使僅共模導體靠近放置。這是IPC（特別是IPC-2221）提供爬電標準的原因之一。請注意，PCB中導體之間的EM也是熱驅動(dòng)過(guò)程，盡管在樹(shù)枝狀生長(cháng)期間不會(huì )發(fā)生相同的熱失控問(wèn)題。

優(yōu)化IC互連以防止EM

像工程學(xué)中的大多數問(wèn)題一樣，為電子設備的可靠性而進(jìn)行的設計都是在權衡不同設計選擇所涉及的權衡。對于大規模集成電路，自然的解決方案是簡(jiǎn)單地增加走線(xiàn)的寬度。理想地，這將使電流密度降低到EM閾值以下。但是，線(xiàn)寬并不是全部?jì)热荩?/span>IC的其他重要方面也需要優(yōu)化。

因為EM的傾向性取決于導線(xiàn)中的電流密度，所以它也取決于互連中信號的開(kāi)關(guān)速率。當數字信號切換時(shí)，會(huì )有一瞬間的大電流突發(fā)，并且在如此大的電流突發(fā)期間可能會(huì )發(fā)生少量的EM。隨著(zhù)時(shí)間的流逝，EM累積了超過(guò)萬(wàn)億的切換事件。此外，當信號的上升時(shí)間更短時(shí)，開(kāi)關(guān)期間的峰值電流也更大，隨著(zhù)芯片工作，這會(huì )導致更多的EM。

布萊克定律總結了EM對平均故障時(shí)間（MTTF）的影響，然后可將其用于優(yōu)化集成電路的設計。

以下是VLSI設計期間互連優(yōu)化涉及的一些挑戰：

互連寬度的增加會(huì )降低電阻和電流密度，但會(huì )增加電容（縮短上升時(shí)間）。

互連之間的間距減小有助于集成，但會(huì )增加潛在的串擾耦合。

降低上升時(shí)間可降低串擾耦合和峰值電流密度，但需要使芯片物理尺寸更大。

降低信號電平會(huì )降低電流密度和串擾耦合，但會(huì )降低SNR電平，并在電源完整性方面設置較小的容差。

當然，這四個(gè)問(wèn)題不能孤立地解決。但是，有可用的軟件工具可以幫助您在VLSI中設計互連時(shí)找到平衡。