模擬IP集成中常見(jiàn)的芯片問(wèn)題

2021-05-25

模擬IP集成中常見(jiàn)的芯片問(wèn)題

微電子領(lǐng)域仍然通過(guò)持續的創(chuàng )新和創(chuàng )造力來(lái)適應新的物理限制和產(chǎn)品要求。這種創(chuàng )造力的很大一部分已經(jīng)投入到模擬，射頻和混合信號模塊作為可嵌入IP的開(kāi)發(fā)中。

圖1該框圖突出了多媒體SoC設計。

現在可用的模擬/ RF /混合信號IP的選擇既廣泛又深入。人們可以在以下主要類(lèi)別中找到許多7 nm（有時(shí)甚至是5 nm）的硬件塊：

PLL和DLL：提供各種速度，抖動(dòng)和功率規格

DAC和ADC：提供8位至24位分辨率和高達300 MSPS的分辨率

PHY和SerDes：針對廣泛的市場(chǎng)選擇，例如無(wú)線(xiàn)（Wi-Fi和5G），網(wǎng)絡(luò )（LAN，WAN和存儲），計算（USB，PCIe，MIPI）和內存（DDR，包括G和LP變體，以及HBM等）

較小的組件可以組裝以創(chuàng )建個(gè)性化的模擬前端（AFE），電源管理功能和RF模塊

業(yè)界已經(jīng)產(chǎn)生了穩定的制程技術(shù)進(jìn)步流，以支持對更高的門(mén)數，更低的功耗，更高的性能和更多功能的不斷需求。其中包括三重阱隔離，絕緣體上硅，P +保護環(huán)，FinFET和溝槽隔離。這些功能中的許多功能推動(dòng)了我們今天看到的模擬，RF和混合信號IP的激增。這些基板的添加還減少了設計人員在超深亞微米方面一直面臨的一些復雜性的問(wèn)題，例如壓擺率中隱藏的模擬噪聲源，阻抗匹配和端接復雜性以及支持巨大帶寬的電路等問(wèn)題。

然而，面對16 nm及以下SoC設計中的模擬電路，大量的門(mén)數與之并駕齊驅?zhuān)词故切路f的工藝改進(jìn)也無(wú)法實(shí)現。實(shí)際上，緊靠模擬/ RF宏的大型高性能數字模塊所帶來(lái)的信號和電源完整性挑戰正從芯片擴展到封裝和PCB，這兩者都在努力跟上硅技術(shù)發(fā)展的步伐。SoC設計人員越來(lái)越發(fā)現自己不得不將工作范圍擴展到其他兩個(gè)領(lǐng)域，以確保他們的芯片設計能夠按預期運行。

這個(gè)由多部分組成的系列文章探討了嵌入式模擬和RF IP內核如何對芯片，封裝和PCB功能產(chǎn)生負面影響，其影響是多種多樣的。我們還將討論在所有三個(gè)級別上可以采取哪些措施來(lái)防范這些問(wèn)題，以及這些解決方案如何相輔相成。

硅實(shí)踐

在過(guò)去的二十年中，為模擬和數字電路設計創(chuàng )建統一的工具和方法流程的嘗試迄今被證明是徒勞的。但是，如圖2所示，在模擬流程的基本輪廓上已達成了普遍共識。

圖2顯示基本模擬設計流程的視圖。

盡管流程似乎很簡(jiǎn)單，但細節在于魔鬼。

模擬電路絕對對電路的放置和布線(xiàn)方式敏感。設計規則（走線(xiàn)和過(guò)孔間距，差分信號和額外的接地引腳）有助于避免或至少減少導致EMI問(wèn)題的基板耦合和鄰近效應。這就是為什么設計規則檢查（DRC）是布局后物理驗證工作的一部分。布局與原理圖（LVS）檢查也是驗證所需連通性的同一步驟的一部分。

寄生提取直接影響對潛在耦合源的識別，而對寄生的反向標注通常會(huì )導致原理圖和布局更改。不幸的是，這將影響時(shí)序，動(dòng)態(tài)范圍，負載，增益和功率，并產(chǎn)生一組新的寄生效應。因此，返回到設計流程開(kāi)始的迭代循環(huán)是悲劇性的必要條件，這就是為什么將模擬設計視為一門(mén)藝術(shù)而非一門(mén)科學(xué)的原因。

集成模擬量塊

因此，將最終的模擬模塊集成到整體ASIC / SoC設計中會(huì )帶來(lái)一系列全新的問(wèn)題。對于數字和模擬電路模塊，芯片布局規劃將受到每個(gè)模塊的最佳位置，引腳位置，I / O位置，關(guān)鍵路徑，電源和信號分配以及芯片尺寸及其長(cháng)寬比的限制。模擬IP對大多數這些問(wèn)題特別敏感，并且模擬模塊也是hardmacs的事實(shí)使上述所有問(wèn)題變得復雜。

一旦放置了芯片塊，最佳的布線(xiàn)實(shí)踐包括首先實(shí)現所有關(guān)鍵路徑，無(wú)論是模擬路徑還是數字路徑。但是，對于非關(guān)鍵路徑，模擬信號應優(yōu)先。此外，無(wú)論給定的模擬信號是否至關(guān)重要，所有模擬路由都需要在考慮寄生效應，使耦合效應最小化以及避免過(guò)多的IR下降方面進(jìn)行特殊考慮。通過(guò)采用各種屏蔽技術(shù)進(jìn)行模擬信號路由，保持走線(xiàn)較短，通過(guò)最直接的路由來(lái)路由返回信號路徑，差分信號等來(lái)實(shí)現此目的。

除了這些用于在芯片上集成模擬內容的廣泛方法外，不同類(lèi)別的模擬電路也可能需要特別注意。DAC和ADC是一個(gè)完美的例子。

使用DAC或ADC時(shí)，除了分辨率和采樣率外，還有一些設計方面的考慮因素-即其指定的信噪比（SNR），有效位數（ENOB）額定值和功耗。遵循Nyquist的采樣定理（該定理指出，要對模擬信號進(jìn)行充分的數字再現，需要以模擬F max的2倍進(jìn)行采樣），這本身就可能給非常高性能的應用帶來(lái)帶寬，功耗和位同步方面的挑戰。

從采樣的角度來(lái)看，無(wú)線(xiàn)尤其成問(wèn)題，而就分辨率而言，音頻通常是最苛刻的要求。那就是諸如ENOB之類(lèi)的參數特別相關(guān)的地方。無(wú)論給定DAC或ADC的廣告分辨率是多少，將這樣的模塊推過(guò)其ENOB都會(huì )降低其SNR性能，從而可能對該模塊的真正有用性產(chǎn)生重大影響。

除此之外，事實(shí)是，模擬模塊設計和集成到SoC或ASIC上下文中，根本不像芯片的數字部分那樣“干凈”且可預測的工程量。經(jīng)驗，靈活性和適應性是成功的決定因素。

傳統上，芯片設計團隊考慮將數字和模擬/ RF /混合信號模塊正確集成到SoC設計中，以達到最大目標。但是，正如我們將在本系列的后續文章中說(shuō)明的那樣，情況已不再如此。SoC設計工作的規模正在不斷擴大，團隊將需要大幅提高其技能和實(shí)踐，以度過(guò)這個(gè)轉型期。