用JESD204B同步多個(gè)ADC

2020-05-29

JESD204B 提供 一個(gè) 框架 為 高-速 串行 數據 到 被 發(fā)送的 沿一個(gè)或多個(gè)差分信號對，例如模擬-數字轉換器（ADC）的輸出。接口中有一個(gè)固有的方案，可以在JESD204B規范內實(shí)現跨通道的粗略對齊。數據被劃分為具有邊界的幀，這些邊界被連續發(fā)送到接收器。

子類(lèi)JESD204B 1個(gè) 接口 具有 規定 為 數據 對準 向下 到 的 通過(guò)使用系統參照事件信號在多個(gè)串行通道鏈路或多個(gè)ADC樣本水平（ SYSREF ）來(lái)同步在所述發(fā)射器和接收器兩者內部成幀時(shí)鐘。這為使用JESD204B鏈接的設備創(chuàng )建了確定的延遲。然而，仍然有很多挑戰 的是 一個(gè) 系統 設計人員 必須 克服 ，以 實(shí)現 全面 的定時(shí) 關(guān)閉，用于采樣同步，如PCB布局的考慮，匹配的時(shí)鐘和SYSREF生成，以滿(mǎn)足時(shí)序，SYSREF周期性和數字FIFO延遲。

設計者必須決定如何器件的時(shí)鐘和SYSREF信號將被創(chuàng )建 和 分布 在整個(gè) 的 系統。理想情況下，該設備的時(shí)鐘和 SYSREF應該是相同的擺動(dòng)電平的和偏移，以防止內在偏斜在組件輸入引腳。所述SYSREF事件的更新速度將需要給被確定為任一單一事件在啟動(dòng)時(shí)或一個(gè)在任何需要的時(shí)間同步可能出現的重復出現的信號。以該 考慮到最大時(shí)鐘和SYSREF信號的偏差，需要仔細的PCB布局，以滿(mǎn)足板，連接器，背板 和 各種 組件之間的建立和保持時(shí)序。最后，數字FIFO 設計和遍歷信號穿過(guò)多個(gè)時(shí)鐘域創(chuàng )建固有數字緩沖器內歪斜JESD204B 發(fā)射機和接收機的是必須被考慮為和在后端數據處理除去。

系統時(shí)鐘的產(chǎn)生可以來(lái)自多種來(lái)源，例如晶體，VCO和時(shí)鐘產(chǎn)生或時(shí)鐘分配芯片。雖然特定的系統性能將決定時(shí)鐘的需求，但必須使用多個(gè)同步ADC來(lái)產(chǎn)生SYSREF信號，該信號源與輸入時(shí)鐘同步。這使得時(shí)鐘源選擇成為重要的考慮因素，以便能夠在特定的時(shí)間點(diǎn)以已知的時(shí)鐘沿鎖存該系統參考事件。如果SYSREF信號和時(shí)鐘未鎖相，則無(wú)法實(shí)現。

可以使用FPGA向系統提供SYSREF事件。但是，除非它也使用并同步發(fā)送到ADC的主采樣時(shí)鐘，否則很難將FPGA的SYSREF信號與時(shí)鐘進(jìn)行相位對準。一種替代方法是從時(shí)鐘生成或時(shí)鐘分配芯片提供SYSREF信號，該信號可使該信號與整個(gè)系統發(fā)送的多個(gè)時(shí)鐘相位對齊。使用此方法，根據系統要求，SYSREF事件可以是啟動(dòng)時(shí)的單發(fā)事件或重復出現的信號。

只要確定性延遲在系統內跨ADC和FPGA的范圍內保持恒定，就可能不需要額外的SYSREF脈沖，除非它有助于構建特定的系統數據。因此，可以忽略或過(guò)濾用于時(shí)鐘對齊的周期性SYSREF脈沖，直到失去同步為止?？梢越惶婢S護發(fā)生SYSREF的標記樣本，而無(wú)需重置JESD204B鏈接。

要啟動(dòng)ADC通道的已知確定性起點(diǎn)，系統工程師必須能夠關(guān)閉系統中分布的SYSREF事件信號的時(shí)序。然后必須遵守相對于時(shí)鐘的預期建立和保持時(shí)間?？梢允褂每缭蕉鄠€(gè)時(shí)鐘周期的相對較長(cháng)的SYSREF脈沖來(lái)滿(mǎn)足保持時(shí)間要求，只要還可以滿(mǎn)足第一個(gè)所需時(shí)鐘的建立時(shí)間。

管理偏斜

仔細注意PCB布局對于在系統中保持時(shí)鐘和SYSREF的匹配走線(xiàn)長(cháng)度以最小化偏斜至關(guān)重要。這可能是實(shí)現跨通道同步采樣處理的最困難部分。隨著(zhù)ADC編碼時(shí)鐘速率的提高和多板系統的日益復雜，這項工作將變得越來(lái)越具有挑戰性。

系統工程師必須確定每種設備的SYSREF時(shí)鐘，以確定電路板在連接器和連接器上的偏斜。需要在FPGA或ASIC中有效消除任何剩余的器件間數字和時(shí)鐘偏斜延遲。后端處理可以改變ADC的采樣順序，并進(jìn)行任何必要的重新排列，以準備數據以進(jìn)行進(jìn)一步的同步處理。

可以通過(guò)延遲最快的數據采樣和發(fā)送器延遲以與后端FPGA或ASIC中最慢的數據采樣對齊來(lái)糾正設備間采樣偏斜。對于復雜的系統，這可能涉及多個(gè)FPGA或ASIC，而每個(gè)FPGA或ASIC都需要傳達其總的設備間采樣延遲以進(jìn)行最終對準。通過(guò)在JESD204B接收器中引入適當的彈性緩沖延遲以適應每個(gè)特定的發(fā)送器延遲，可以將設備間樣本偏斜與整個(gè)系統中的已知確定性對齊（見(jiàn)圖）。

可以使用源同步SYSREF和帶有扇出緩沖器的時(shí)鐘發(fā)生器來(lái)同步多個(gè)ADC，以滿(mǎn)足數字輸入時(shí)序要求。FPGA可以通過(guò)數字緩沖器調整SERDES偏斜，以對齊樣本。

的AD9250是一個(gè)250-M采樣/ S，從14位雙ADC 模擬器件支持JESD204B接口在子類(lèi)1的實(shí)現。該子類(lèi)允許使用SYSREF事件信號跨ADC進(jìn)行模擬采樣同步。的AD9525是低抖動(dòng)時(shí)鐘發(fā)生器，它不僅提供七個(gè)時(shí)鐘高達輸出至3.1千兆赫，它也可以同步基于用戶(hù)配置的SYSREF輸出信號。這兩款產(chǎn)品，再加上ADI公司精選的扇出緩沖器產(chǎn)品，為準確同步和對齊發(fā)送到FPGA或ASIC進(jìn)行處理的多個(gè)ADC數據提供了框架。