基于SoC的PCB設計

2020-03-16

PCB設計要盡早的評估SoC的能力，將確保制造，組裝和測試將以很少的問(wèn)題和高成品率進(jìn)行。在開(kāi)發(fā)基于SoC的PCB設計時(shí)，SoC的附加功能將提供豐富的功能優(yōu)勢。但是，與此同時(shí)，這些功能可能給PCB制造過(guò)程帶來(lái)其他挑戰。因此，制定用于設計，開(kāi)發(fā)，測試和生產(chǎn)最終PCB的有效計劃是良好的商業(yè)慣例。PCB設計過(guò)程中的幾個(gè)步驟包括可以增強功能的區域，這些功能可以提高PCB制造的簡(jiǎn)易性和生產(chǎn)PCB的成品率。從SoC本身到設計過(guò)程再到最終板測試的過(guò)程中的許多元素，都應進(jìn)行審查，以尋求可能影響PCB最終可制造性的改進(jìn)。

大小很重要

SoC器件具有一定的固有復雜性。整個(gè)系統打包成一個(gè)縮略圖大小的單個(gè)硅封裝。小型物理結構中有許多接口，時(shí)鐘，信號，協(xié)議和電源連接。系統尺寸的減小不能保證減少PCB實(shí)施問(wèn)題。在某些情況下，這種物理上的減少會(huì )增加設計底層PCB時(shí)將遇到的挑戰數量。

為了在同一個(gè)小型封裝中容納如此多的功能組合，芯片的設計人員通常使用一種巧妙的方法將多個(gè)功能組合分配給同一引腳。例如，在德州儀器（TI）Sitara AM3358處理器上，可以為同一引腳分配UART，I 2 C，通用I / O（GPIO），精簡(jiǎn)千兆媒體獨立接口（RGMII）以太網(wǎng)或電機驅動(dòng)脈沖寬度調制（PWM）功能，僅代表少數可用接口。

在同一個(gè)物理結構（I / O單元）上使用多個(gè)接口的時(shí)間分配是開(kāi)發(fā)低成本系統解決方案的好方法。在許多方面，這可以幫助降低整體系統成本并利用不斷縮小的硅工藝。但是，像這樣使用I / O引腳多路復用可能會(huì )在PCB層提出一些挑戰。

使用具有復雜I / O引腳多路復用方案的SoC來(lái)實(shí)現系統提出了一個(gè)挑戰，因為對于所有可能的I / O引腳定義組合而言，相同的PCB布局并不是很好的。圖1顯示了來(lái)自同一SoC的兩個(gè)不同I / O選擇的PCB布局。在電路設計A中，一組引腳配置用于UART，SD / MMC卡，GPIO和電機控制。在電路設計B中，使用RGMII類(lèi)型的接口為以太網(wǎng)總線(xiàn)配置了相同的引腳組。

請注意，在原理圖級別上，在兩種設計之間進(jìn)行更改似乎沒(méi)有太多困難，因為它只是用適當的選擇（例如RS-232收發(fā)器與以太網(wǎng)物理層或PHY）替換了終端設備/電路 。但是，在審查PCB布局實(shí)現時(shí)，對不同接口的要求發(fā)生了巨大變化，這表明必須對PCB布局和隨后的布線(xiàn)進(jìn)行哪些重大更改才能開(kāi)發(fā)出堅固的PCB。UART，SD / MMC卡，GPIO和電機控制將被布線(xiàn)到可放置在PCB上空間不同位置的多個(gè)設備。相比之下，以太網(wǎng)總線(xiàn)將被布線(xiàn)到單個(gè)設備，即以太網(wǎng)PHY，該設備可能會(huì )放置在與SoC相當近的位置。

取決于接口連接的相同SoC引腳的布線(xiàn)差異表明，為什么沒(méi)有一種單一的全球正確方法來(lái)布局適用于所有設計的基于SoC的PCB。相反，每個(gè)設計都需要注意這些細節，以很大程度地降低可制造性問(wèn)題的風(fēng)險。SoC制造商的參考設計可以幫助展示常見(jiàn)電路設計的實(shí)用實(shí)現。

圖1

1. SoC連接來(lái)自同一組引腳的不同功能信號集的能力可能會(huì )在PCB布局上產(chǎn)生很大差異。這些布局顯示了同一SoC的兩種不同實(shí)現之間布線(xiàn)差異的示例。在第一個(gè)示例中，引腳用于UART，SD / MMC卡，GPIO和電機控制。在第二個(gè)示例中，相同的引腳用于RGMII以太網(wǎng)PHY連接。

提前計劃

到第一批PCB到達時(shí)，可以檢查許多設計問(wèn)題?？焖僭O計PCB的過(guò)程與設計初期可以驗證哪些項目有很大關(guān)系。過(guò)程中的步驟可以幫助將高風(fēng)險項目移到過(guò)程中的較早位置，從而使您有更多時(shí)間從設計或實(shí)現中可能的錯誤中恢復。但是，必須仔細考慮一些PCB設計過(guò)程，以滿(mǎn)足每個(gè)步驟的先決條件（圖2）。

圖2

2.此圖顯示了標準PCB開(kāi)發(fā)流程中流程類(lèi)型的簡(jiǎn)化圖形示例。過(guò)程中的主要步驟被封裝為設計流程中的主要模塊。

當然，在常見(jiàn)的PCB構建環(huán)境中，主要目標是使用原理圖設計來(lái)構建有形的實(shí)際PCB?？梢允褂脦追N不同的材料來(lái)生成PCB。對于此討論，假定使用剛性FR-4材料。FR-4覆銅玻璃環(huán)氧板的復雜物理和材料特性超出了本文的范圍。但是，PCB材料的這些非常細微的細節可能會(huì )導致重要的設計決策，從對PCB的要求一直貫穿到測試和生產(chǎn)制造。作為PCB要求和設計步驟的一部分，它有助于理解這些細節，因為諸如銅的重量和PCB的絕緣層厚度之類(lèi)的細節將決定堆疊并控制PCB的布線(xiàn)約束。

在某些情況下，將板的物理參數留給布局人員似乎很容易。但是，即使只是對底層的PCB基板有一個(gè)粗略的了解，也可以做出更好的決定，從而影響許多項目，并具有某些特征，例如PCB的尺寸以及可以在PCB上放置的設備。

例如，FR4材料在其橫向和縱向尺寸上都具有一定程度的柔韌性。如果不解決這個(gè)問(wèn)題，那么如果板上出現無(wú)法預料的機械應力，那么SoC大小的球柵陣列（BGA）可能會(huì )導致焊球粘結失敗。以不同的方式，安裝PCB可能會(huì )增加熱故障和PCB扭曲/機械撓曲的問(wèn)題，具體取決于機箱/機架組件。

盡管從PCB設計過(guò)程的第一角度來(lái)看，最終生產(chǎn)板是關(guān)鍵指標，但早期原型PCB的使用和實(shí)際需求是整個(gè)PCB流程中的重要一步。盡管仔細查看了設計活動(dòng)并核對了清單，以確認是否滿(mǎn)足設計約束，但設計中的錯誤仍會(huì )漏出并顯示在最終PCB上。因此，早期的原型板對于消除SoC板設計中的錯誤和誤判很重要。

在PCB設計中進(jìn)行盡職調查時(shí)會(huì )發(fā)生什么錯誤？即使是基于SoC的好意圖的PCB設計也可能出錯：

①PCB設計師，需求團隊，布局人員或PCB制造合作伙伴之間的通信錯誤

②設計范圍太大，未滿(mǎn)足要求

③元件占用錯誤

④機械放置錯誤（連接器/電纜間隙問(wèn)題，顯示器安裝問(wèn)題等）

⑤對電路板要求的誤解

⑥電氣設計錯誤

⑦電源問(wèn)題

⑧接口信號噪聲問(wèn)題

⑨設備/子母板連接器的方向

?設備地址分配錯誤

?PCB配置選件功能問(wèn)題

?組件可用性問(wèn)題

?制造商對組件修訂的更改

建立目標

近年來(lái)，仿真技術(shù)已得到顯著(zhù)改進(jìn)，采用仿真技術(shù)的工具可以用來(lái)嘗試捕獲某些這類(lèi)問(wèn)題。盡管要花很大的力氣來(lái)模擬設計，驗證機械間隙，確認設計要求并思考配置選項如何很大程度地減少潛在錯誤（所有這些活動(dòng)都是好的設計實(shí)踐），但要增加設計進(jìn)度以完成所有這些步驟實(shí)際上可能超出電路板發(fā)展限制所允許的范圍。

在PCB設計過(guò)程的早期，推動(dòng)明確和簡(jiǎn)潔的設計目標非常重要。在設計階段對這些設計目標進(jìn)行闡述之前，這些設計目標可能看起來(lái)比較籠統且含糊。留下的模糊目標留下了誤解的機會(huì )，這將表現為PCB故障，可能會(huì )影響最終PCB的直接構建進(jìn)度。

例如，如果必須使用特定的NAND閃存，但I / O電壓電平不清楚，則該電路可以設計為同時(shí)支持1.8 V和3.3 V，也可以設計為單個(gè)電壓值。為了無(wú)縫連接到SoC，必須在SoC上相應的電源軌上匹配此I / O電壓電平。這會(huì )給電路板增加不必要的復雜性和風(fēng)險。如果對需求有任何疑問(wèn)，復審可以澄清這些問(wèn)題。

元件在PCB上的放置會(huì )對最終PCB的可制造性產(chǎn)生巨大影響。組件的放置會(huì )影響設備間的間隙，制造取放效率，電纜的出入和間隙以及焊接輪廓差異。盡管它們通常是相關(guān)的，但這與前面解釋的I / O復用問(wèn)題不同。

諸如鉛與無(wú)鉛組件彼此相鄰放置之類(lèi)的問(wèn)題會(huì )使設置PCB的正確焊接輪廓變得更加困難。（現在，隨著(zhù)焊接技術(shù)的改進(jìn)，這不再是一個(gè)問(wèn)題。）通常，無(wú)鉛組件需要較高的焊料，例如250°C，而鉛組件可能需要220°C。2由于差分熱對流，將這些組件彼此緊鄰放置會(huì )影響可制造性。對于只有幾個(gè)焊球和較低熱質(zhì)量的超小型BGA組件（例如分立封裝中的單個(gè)澆口）尤其如此。

如果一個(gè)特定組件具有嚴格的布線(xiàn)約束，則可能會(huì )限制其他組件在特定區域內的放置。例如，諸如DDR3的高速接口需要恒定的參考平面并與其他接口有效隔離。這將限制其他設備在DDR3存儲設備一定距離內的放置。

在SoC類(lèi)型的設計中，許多異構外圍設備通常必須在同一PCB上運行。準備基于優(yōu)先級的布局分析可以幫助確保最終PCB正常運行。在組件放置之前對PCB進(jìn)行平面規劃有助于揭示潛在的布線(xiàn)，電源和機械問(wèn)題。

通常，PCB會(huì )根據PCB及其所用最終產(chǎn)品的計劃用途而對連接器的放置施加一定的物理限制。有時(shí)，SoC具有多組I / O，可以將特定接口映射到這些I / O。使用PCB的平面圖可以揭示SoC引腳的I / O映射的更好組合，這將在PCB上提供更好的機械結構。

電路板

圖3中的放置顯然會(huì )提供更好的板，比其他板更容易布局和構建。平面圖的設備在空間上最適合布線(xiàn)，因為每個(gè)接口的適當SoC球的位置都靠近主板上外部設備的位置。圖4展示了一個(gè)平面圖，該圖的組件與SoC處理器上的相應接口球分開(kāi)放置。這將需要相互交叉的布線(xiàn)通道，并消耗寶貴的PCB功率和信號布線(xiàn)面積。請記住，只有太多的層可以布線(xiàn)信號，功率和成本的增加才能獲得更多的布線(xiàn)層。

圖3

3.此示例顯示了一個(gè)在信號走線(xiàn)位置方面支持良好布線(xiàn)的布局。

圖4

4.此示例顯示了一個(gè)布局/平面圖，這將使布線(xiàn)更加困難且成本更高，因為它需要更多的物理位置用于信號走線(xiàn)。

雖然從這個(gè)角度看設計似乎很明顯，但有時(shí)其他PCB要求（例如連接器放置）將迫使發(fā)生不好的放置。僅考慮原理圖的電氣連接時(shí)，查看PCB的平面圖可能會(huì )顯示出可能不直觀(guān)的問(wèn)題。

作為基于SoC的設計中的一般規則，逃逸SoC的球陣列是首要考慮的問(wèn)題，不僅對于信號，而且對于電源和接地連接。如果低成本PCB是一個(gè)重要的限制因素，那么從SoC封裝上的所有焊球布線(xiàn)信號的方式就會(huì )受到限制。例如，在15mm x 15mm x 0.8mm的封裝中，大多數球陣列都已安裝，如果將支撐組件放置在不利的位置或與SoC距離較遠的位置，則布線(xiàn)逃逸可能會(huì )更加困難。計劃的板子尺寸。

無(wú)論出于何種原因將設計分成多塊PCB都會(huì )增加復雜性。如果PCB約束要求使用多塊PCB，則必須進(jìn)行額外的規劃和驗證，以維持關(guān)鍵接口上的信號完整性并確保正確的機械間隙。

這是使用早期原型來(lái)支持空間成分分析并驗證不會(huì )產(chǎn)生生產(chǎn)問(wèn)題的另一個(gè)示例。在物理結構中引入第二塊（或更多塊）板會(huì )增加另一個(gè)維度，即組件可能不會(huì )在單個(gè)PCB解決方案上相互干擾。

應急準備

盡管現代組件已變得萬(wàn)無(wú)一失，但研究PCB設計中計劃的組件以很大程度地減小對端板構建的影響仍然很重要。有些組件的包裝細節不明顯。盡管許多IC和分立元件都有標準封裝，但某些封裝具有特殊的屬性，使它們容易受到焊接錯誤和其他組裝錯誤的影響，例如非標準的引腳焊盤(pán)幾何形狀或分配。例如，在圖5中，瞬時(shí)按鈕開(kāi)關(guān)乍一看將使針腳1和2短路在一起，而針腳3和4基于每對針腳的接近程度短路。但是數據表中的器件原理圖表明實(shí)際上已連接了其他引腳。

圖5

5.該圖顯示了組件的引腳位置如何與引腳定義背道而馳。

使用具有此類(lèi)不規則性的組件會(huì )給整個(gè)PCB設計流程帶來(lái)更多風(fēng)險。雖然可以補償不規則性，但在有很多其他細節需要在生成用于PCB制造的圖案之前進(jìn)行驗證和檢查的情況下，很容易錯過(guò)這些細節。

PCB可制造性的主要問(wèn)題在于組件的選擇。作為硬件板設計師，我們通常專(zhuān)注于板細節。但是，如果所選設備的可用性存在問(wèn)題，那么有關(guān)組件的簡(jiǎn)單細節（例如，用于設計的所選組件的產(chǎn)品壽命）可能會(huì )給PCB構建計劃帶來(lái)災難。

更糟糕的情況是，如果沒(méi)有其他設備或第二個(gè)來(lái)源，則該組件不再可用。然后通常必須重新設計PCB，以容納替換組件。重新設計的另一個(gè)明顯問(wèn)題是檢查新組件是否會(huì )導致舊組件已經(jīng)解決的任何新問(wèn)題。如果SoC與某些外部設備緊密耦合，則基于SoC的設計可能會(huì )有其他要求。

如前所述，PCB材料也可能對基于SoC的設計的可制造性產(chǎn)生重大影響。PCB本身的結構將由一些總體設計要求所決定，例如成本，尺寸，PCB外形等。正常的PCB要求與整體PCB物理尺寸有關(guān)時(shí)，要求“越小越好”。較小的物理尺寸會(huì )減少用于布線(xiàn)和放置元件的空間。在考慮因任何原因導致的布局和布線(xiàn)問(wèn)題的解決方案時(shí)，簡(jiǎn)單的更改（例如，僅在PCB上添加更多的層）乍看起來(lái)似乎很有吸引力，但可能不是正確的答案。

考慮一個(gè)帶有中央SoC處理器的120 x 95毫米PCB，該處理器采用17 x 17毫米封裝，并帶有一個(gè)0.65毫米間距的625球陣列。板上還會(huì )有其他器件，其中有些可能是BGA型封裝。PCB正確布局的主要挑戰將是SoC的布線(xiàn)問(wèn)題。根據設計中SoC實(shí)際使用的信號數量，將每個(gè)SoC引腳布線(xiàn)到PCB上的目標可能很困難。

盡管信號是布線(xiàn)工作的一方面，但配電網(wǎng)絡(luò )（PDN）同樣重要。在當今的現代SoC處理器中，功率傳輸對于很大程度地減少難以診斷的不穩定運行時(shí)故障非常重要。這是一種解決方案不適用于所有實(shí)施的地方。如果成本和進(jìn)度都沒(méi)有問(wèn)題，那么常見(jiàn)的解決方案就是增加層數并使用更復雜，更小的通孔類(lèi)型（圖6）。

圖6

6.使用內部層布線(xiàn)信號的能力是使用較小的盲孔和掩埋過(guò)孔的重要好處。但是，應在此利益與電路板的額外成本之間進(jìn)行權衡。

當整體PCB尺寸縮小時(shí)，這種方法通過(guò)減小信號和電源垂直過(guò)渡區（過(guò)孔）的物理體積并增加可布線(xiàn)性，有效地補償了空間上X＆Y總體可布線(xiàn)區域和體積的減少（記住，布線(xiàn)采用3D方式）。 Z軸面積。不利的一面是，每增加一對額外的層對都會(huì )增加PCB成本和時(shí)間。

此外，由于需要在外層的制造粘附之前進(jìn)行鉆孔，所以使用除特定直徑和焊盤(pán)尺寸的通孔以外的任何東西都會(huì )增加制造步驟。而且，由于物理尺寸的直徑小而使用非機械鉆頭會(huì )增加PCB的制造成本。在過(guò)去的十年中，該行業(yè)的進(jìn)步很大，但是具有微通孔和盲孔/埋孔的12層板的成本仍然與僅具有通孔的四層或六層板的成本不相等。

測試與大局

應分別評估每個(gè)設計，以確定好的解決方案。例如，SoC通常會(huì )運行大量的布線(xiàn)，并且還需要相當數量的電源網(wǎng)絡(luò )平面，部分平面或寬走線(xiàn)。通常，添加層將有助于布線(xiàn)從SoC逃脫，但是從最終成本的角度來(lái)看，帶有額外層的PCB的額外成本可能無(wú)法忍受。

指定和跟蹤PCB的特定放置和信號設計約束很重要。指定這些約束的過(guò)程可能會(huì )沖銷(xiāo)一些可以盡早解決的競爭需求。至少，這些限制有助于以小組型組織中更主動(dòng)的姿態(tài)指導布局。這確實(shí)有助于顯示關(guān)鍵信號，例如DDR3，MIPI，以太網(wǎng)RGMII等，以及在放置和布局期間如何確定這些信號的優(yōu)先級以改善其跡線(xiàn)的信號完整性。

畢竟，由于某些接口的某些信號完整性要求，PCB物理區域將具有某些主要的布線(xiàn)位置，這些位置會(huì )由于層的特性而導致特定組件之間的距離較短，參考平面位置較大且波前飛行時(shí)間更快。通過(guò)將關(guān)鍵網(wǎng)絡(luò )作為目標來(lái)占據這些主要的布線(xiàn)位置，由于串擾問(wèn)題，電源噪聲問(wèn)題，組件容限問(wèn)題等等，最終的PCB具有較低的PCB故障風(fēng)險。

即使設計被證明可以在規格范圍內起作用，也不能保證每個(gè)生產(chǎn)單元都可以在該規格范圍內起作用。由于與構建基于SoC的現代PCB相關(guān)的許多變量，諸如組件公差，焊接事故，組裝錯誤，PCB制造錯誤，布局問(wèn)題和普通人為錯誤等項目可能會(huì )導致生產(chǎn)PCB產(chǎn)生良率問(wèn)題。

因此，尋求高成品率最終PCB的正確PCB開(kāi)發(fā)過(guò)程應包括某種類(lèi)型的診斷測試。這些測試應在包裝和運輸之前在每個(gè)生產(chǎn)板上進(jìn)行。SoC處理器類(lèi)型的板包括多個(gè)異構接口，這些接口均具有特定的功能要求。因此，診斷測試應包括針對這些接口中的每個(gè)接口的一個(gè)或多個(gè)測試。知道并明確定義PCB的要求在這里可以帶來(lái)很大的好處，因為它使理解，定義和編寫(xiě)使PCB在制造時(shí)達到通過(guò)/不通過(guò)狀態(tài)所需的測試變得容易。

通常，開(kāi)發(fā)這些診斷測試的步驟包括：

①定義需要進(jìn)行功能測試的重要接口/電源

②根據電路要求確定這些測試的優(yōu)先級。

③確定每個(gè)測試所需的測試范圍。

④開(kāi)發(fā)測試。

⑤檢查原型板上的測試。

⑥生成診斷測試的優(yōu)化運行版本。

可以基于已知要求和特定板的感知風(fēng)險來(lái)調整測試良率覆蓋率。通常，由于板診斷測試開(kāi)發(fā)成本和生產(chǎn)時(shí)產(chǎn)生的運行時(shí)成本，硬件板的100％測試覆蓋率在財務(wù)上不可行。因此，如果設計已被證明可以工作，則由于設計固有的風(fēng)險較低，因此在生產(chǎn)測試中無(wú)需尋求完整的硬件測試范圍。

盡量不要由與開(kāi)發(fā)板載SoC生產(chǎn)軟件相同的軟件開(kāi)發(fā)人員來(lái)編寫(xiě)診斷測試。起初，這似乎適得其反。由于軟件開(kāi)發(fā)人員從他們的工作中了解硬件，因此可以肯定的是，通過(guò)使用它們編寫(xiě)硬件板診斷測試，可以節省時(shí)間和資源。但是，實(shí)際上情況恰恰相反。

有時(shí)，對硬件非常熟悉的軟件設計人員可能會(huì )盲目使用與生產(chǎn)軟件/固件相同的軟件實(shí)現，并將其放入診斷測試代碼中。診斷測試的目的是消除潛在的硬件問(wèn)題。因此，由正常軟件開(kāi)發(fā)團隊以外的其他人編寫(xiě)這些測試將允許測試軟件以不同的方式控制硬件，即使在加載和運行生產(chǎn)軟件之前，這些方式也可能會(huì )確實(shí)顯示出潛在的問(wèn)題。

這是另一個(gè)領(lǐng)域，擁有早期原型板非常重要，因為它們可以用于早期診斷測試開(kāi)發(fā)，從而改善了硬件設計，因為早期測試可以消除硬件設計中的早期錯誤或PCB要求的不正確實(shí)現。早期的原型板還為診斷測試提供了額外的好處，即在最終獲得功能齊全且經(jīng)過(guò)測試的PCB時(shí)，可以作為軟件團隊的故障排除指南，因為如果開(kāi)發(fā)過(guò)程中遇到問(wèn)題，它們可以參考這些測試。

這些測試通常在沒(méi)有操作系統的情況下編寫(xiě)，以確保它們具有更少的依賴(lài)性并提供更簡(jiǎn)單的硬件管理技術(shù)。診斷測試開(kāi)發(fā)的最終一步是將測試優(yōu)化為可以在每個(gè)生產(chǎn)板上運行的運行時(shí)可執行代碼。

至關(guān)重要的是不要跳過(guò)此步驟，因為生產(chǎn)板的單位測試時(shí)間應最小化，因為每秒鐘的測試時(shí)間要花費一定的時(shí)間。盡管如此，診斷測試還是值得開(kāi)發(fā)和執行的成本，因為它可以提高PCB的良率。此外，由于可以觀(guān)察到有關(guān)設計的重要測試時(shí)間數據并將其發(fā)送到PCB設計人員，以更新PCB的下一版本，因此可改善整個(gè)PCB的可制造性。

結論

從這些示例可以看出，PCB開(kāi)發(fā)過(guò)程中的幾個(gè)步驟將對PCB的可制造性產(chǎn)生更大的影響。了解這些問(wèn)題并開(kāi)發(fā)出一種將其潛在影響最小化的方法，可以大大提高項目設計階段的PCB可制造性。