PCB 總線(xiàn)布線(xiàn)和布局：基礎知識

2021-06-18

PCB 總線(xiàn)布線(xiàn)和布局：基礎知識

沒(méi)有 PCB 總線(xiàn)布線(xiàn)和布局，現代計算根本不可能實(shí)現。許多并行處理數據的數字系統也是如此。如果您正在進(jìn)行新的 PCB 設計，并且需要在不同設備之間路由總線(xiàn)，則需要遵循一些簡(jiǎn)單的規則，以確保您的信號不會(huì )失真并正確觸發(fā)后續設備。由于一些設計人員可能會(huì )質(zhì)疑在總線(xiàn)布線(xiàn)中直角轉彎是否明智，因此我也將在這里說(shuō)明這一點(diǎn)。

PCB總線(xiàn)布線(xiàn)的四大規則

總線(xiàn)布線(xiàn)的三個(gè)重要點(diǎn)是設計一致的走線(xiàn)阻抗、正確的端接和緊密的接地返回路徑以最小化環(huán)路電感。還有一個(gè)需要考慮的重點(diǎn)，即并行總線(xiàn)的走線(xiàn)長(cháng)度匹配。同樣的問(wèn)題適用于沿總線(xiàn)路由時(shí)鐘信號，無(wú)論是公共時(shí)鐘還是源同步時(shí)鐘。嵌入式時(shí)鐘，其中時(shí)鐘信號編碼在比特流的前幾位，不會(huì )在 PCB 總線(xiàn)布線(xiàn)中出現時(shí)鐘布線(xiàn)問(wèn)題。

隨著(zhù)驅動(dòng)器/接收器 IC 串聯(lián)數量的增加，使用帶有總線(xiàn)的公共時(shí)鐘更容易出現錯誤定時(shí)信號。這是因為每個(gè) IC 都會(huì )在信號軌跡上產(chǎn)生一些抖動(dòng)，并且抖動(dòng)會(huì )以正交方式增加。此外，每個(gè) IC 都有一些延遲，來(lái)自公共時(shí)鐘源的時(shí)鐘線(xiàn)需要延遲匹配以解決累積的傳播延遲。使用 PLL 抑制時(shí)鐘中的抖動(dòng)是可能的，但并不實(shí)際，尤其是當我們考慮雙向總線(xiàn)上的往返時(shí)鐘時(shí)。隨著(zhù)數字系統變得更加復雜，標準化 IC 已轉向源同步或嵌入式時(shí)鐘方案。使用源同步時(shí)鐘，您仍然需要確保時(shí)鐘長(cháng)度正確匹配 以便驅動(dòng)器/接收器在適當的時(shí)間鎖定。

原理圖中的雙向總線(xiàn)

過(guò)孔在 PCB 總線(xiàn)布線(xiàn)中的使用

保持一致的信號/時(shí)鐘線(xiàn)長(cháng)度和一致的阻抗的一方面在于您如何在總線(xiàn)中路由信號。即使在低數據速率下，您也應該盡量減少總線(xiàn)上的過(guò)孔，以防止阻抗不連續。如果您確實(shí)在總線(xiàn)上使用過(guò)孔，則可能需要沿著(zhù)走線(xiàn)的長(cháng)度錯開(kāi)過(guò)孔，以便為過(guò)孔留出足夠的空間。

在布線(xiàn)具有指定差分/單端阻抗的密集差分對時(shí)尤其如此，因為您可能難以在一組走線(xiàn)上將過(guò)孔彼此相鄰放置。對于差分對，只要沿差分對對稱(chēng)地布置過(guò)孔，您仍然可以避免一些輕微的過(guò)孔分離。當您為過(guò)孔騰出空間時(shí)，耦合會(huì )略微減弱，但您仍然可以在接收器處獲得足夠的共模噪聲抑制。

多層 PCB 總線(xiàn)布線(xiàn)

當使用具有非常嚴格公差的低電平設備（3.3 V 或更低）時(shí)，最好將電源和接地層放置在相鄰層上，接地層直接位于表面下方，以確保信號和電源完整性。此時(shí)，您不必擔心正交路由，但您需要確?？偩€(xiàn)中信號的長(cháng)度匹配和阻抗一致。這將我們帶到了涉及 PCB 總線(xiàn)布線(xiàn)的另一點(diǎn)，我經(jīng)常在 EE 論壇上看到這個(gè)問(wèn)題。這涉及在總線(xiàn)中（或在任何其他情況下）路由信號時(shí)使用 45 度或直角轉彎。

PCB 總線(xiàn)布線(xiàn)中的直角或 45 度角？

大多數設計師會(huì )說(shuō)，由于在拐角處產(chǎn)生的 EMI，您永遠不應在 PCB 布局中使用直角轉彎，這也會(huì )出現在總線(xiàn)中。一旦總線(xiàn)被分成單獨的走線(xiàn)，從邏輯上講，強串擾會(huì )出現在直角拐角附近的走線(xiàn)中。也有人說(shuō)，直角彎曲會(huì )導致信號反射回源。

在數學(xué)上，由于折射率對比，走線(xiàn)和自由空間之間存在阻抗不匹配。每當阻抗不匹配時(shí)，就有可能發(fā)生反射和共振；在波傳播的任何結構中都是這種情況。然而，諧振是否可以支持為駐波，這會(huì )產(chǎn)生強烈的 EMI和串擾，取決于與行進(jìn)信號頻率（數字或模擬）相比的結構尺寸。

一些設計師建議不要使用直角彎曲的實(shí)際原因是它們的可制造性。角落會(huì )在 PCB 中形成酸阱，其中蝕刻劑溶液的表面張力將蝕刻劑限制在角落處。這在狹窄的角落中更像是一個(gè)問(wèn)題，其中軌跡以銳角分叉。當蝕刻劑陷入酸阱時(shí)，會(huì )導致過(guò)度蝕刻，從而增加跡線(xiàn)的表面粗糙度。今天，這是一個(gè)主要出現在低質(zhì)量海外制造商身上的問(wèn)題。

極高頻模擬信號或具有非?？焐仙龝r(shí)間的數字信號（我們在這里討論的是低于 20 ps?。┛梢栽诠战歉浇a(chǎn)生強制共振，但前提是直角結構的幾何形狀足夠小。與信號相關(guān)的半波長(cháng)（對數字信號使用拐點(diǎn)頻率）通?？梢杂米鳈z查給定結構中是否會(huì )出現強制共振的基準。在直角轉彎的情況下，應使用四分之一波長(cháng)，因為您具有開(kāi)放結構。

對于具有 20 ps 上升時(shí)間（17.5 GHz 拐點(diǎn)頻率）的數字信號，假設有效介電常數為 4 ，半波長(cháng)為 4.2 毫米。即使我們考慮 0.5 毫米（20 密耳）的寬大走線(xiàn)寬度以保持 50標準厚度 FR4上的歐姆阻抗，幾何形狀仍然太小，無(wú)法支持如此高的頻率諧振，這意味著(zhù)任何諧振在從跡線(xiàn)輻射 EMI 時(shí)都會(huì )迅速衰減。出于實(shí)際目的，您可以有效地忽略 PCB 總線(xiàn)布線(xiàn)中直角彎曲的問(wèn)題，因為在大多數情況下，任何輻射 EMI 都很弱。對于非常高頻的模擬信號，由于這些跡線(xiàn)的寬度往往更寬，因此產(chǎn)生共振的可能性更大。

檢查您的數據表和信令標準！

盡管數據表似乎有一些不一致的信息，但它們通常會(huì )告訴您在路由信號總線(xiàn)時(shí)允許的容差。任何長(cháng)度/時(shí)序失配和阻抗變化都應作為設計規則輸入，以確保您的總線(xiàn)按規定執行。您的交互式布線(xiàn)工具可以在布線(xiàn)時(shí)檢查您的電路板，確保您的設備按預期工作。

Altium Designer ?中的交互式布局工具是PCB 總線(xiàn)布線(xiàn)的理想選擇。在您創(chuàng )建電路板時(shí)，這些工具會(huì )根據您的設計規則自動(dòng)檢查您的布局。使用布局前和布局后仿真工具，您可以在轉向制造之前檢查總線(xiàn)設計中的信號完整性。