使用終端控制反射

2021-06-25

使用終端控制反射

討論了傳輸線(xiàn)上的反射及其行為。從本質(zhì)上講，已經(jīng)證明沿著(zhù)傳輸線(xiàn)傳播的 EM 能量將沿該線(xiàn)反射，除非它被吸收。討論了兩種類(lèi)型的反射——過(guò)沖或下沖，并給出了表明下沖是主要關(guān)注問(wèn)題的數據。
回顧一下，在圖 1 的上部，有一個(gè)未端接的 5V CMOS 電路驅動(dòng) 50 歐姆傳輸線(xiàn)。

圖 1. 未端接的 5V CMOS 驅動(dòng)傳輸線(xiàn)

該電路足夠快，以至于這條線(xiàn)上的反射能量導致出現在負載輸入端的電壓是沿傳輸線(xiàn)開(kāi)始的電壓電平的兩倍。在這個(gè)過(guò)程中，加倍超過(guò)了+5.7伏的最大允許“1”電壓。
圖 1 的底部顯示了示例電路的上升沿和下降沿。下降沿也加倍并低于地面 2 伏以上，超過(guò)了 -0.7 伏的電壓限制。
兩條水平線(xiàn)表示最大允許信號擺幅。 

電壓過(guò)高的原因是從傳輸線(xiàn)開(kāi)始的信號大小太大。當它加倍時(shí)，產(chǎn)生的電壓太大了。沿傳輸線(xiàn)開(kāi)始的電壓值由驅動(dòng)器的輸出阻抗和傳輸線(xiàn)的阻抗形成的分壓器決定，如圖 2 所示。

圖 2. T0 時(shí)驅動(dòng)器和傳輸線(xiàn)的等效電路

串聯(lián)和并聯(lián)端接 

可以采取一些措施使上述等效電路中的兩個(gè)阻抗大小相同。為此，5 伏啟動(dòng)信號將被分成兩半，沿線(xiàn)路啟動(dòng)的信號將是 2.5 伏，這正是所需要的。圖 3 顯示了這是如何完成的。 

圖 3. 串聯(lián)端接 5V CMOS 驅動(dòng)傳輸線(xiàn)

通過(guò)向驅動(dòng)器的輸出添加一個(gè) 25 歐姆的電阻器來(lái)調整分壓比。這是一個(gè)串聯(lián)終端的例子。 

和以前一樣，2.5V 信號沿傳輸線(xiàn)傳輸，到達開(kāi)路。這種開(kāi)路沒(méi)有吸收電磁場(chǎng)中的能量。在出站行程中，傳輸線(xiàn)的寄生電容充電到 V/2 或 +2.5 伏。在回程中，寄生電容被充電至 +5 伏。當電磁場(chǎng)回到源頭時(shí)，它遇到了圖 4 所示的等效電路。

圖 4. 反射波到達驅動(dòng)器時(shí)看到的等效電路

圖4中Zout為25，Zst（串聯(lián)端接器）為25歐，共50歐，電壓源為短路。傳輸線(xiàn)阻抗為 50 歐姆。其效果是提供完美的傳輸。50 歐姆終端吸收返回 EM 場(chǎng)中的所有能量，因此沒(méi)有反射。這意味著(zhù)電路穩定在+5 伏。當信號從邏輯 1 切換到邏輯 0 時(shí)，會(huì )發(fā)生相同的事件。負載提供了一個(gè)預期的方波，并且沒(méi)有違反部件的輸入電壓額定值。

因此，圖 3 中的電路被稱(chēng)為“串聯(lián)終止”。由此產(chǎn)生的切換通常被稱(chēng)為反射波切換，因為只有當反射波在返回源的途中經(jīng)過(guò)時(shí)，數據才會(huì )沿線(xiàn)全部變好?？梢钥闯?，線(xiàn)路兩端的電壓波形是不同的。只有線(xiàn)路的負載端始終具有有效的邏輯電平。在驅動(dòng)器和負載之間的任何地方，電壓電平在一段時(shí)間內介于 1 和 0 之間。這是一個(gè)無(wú)效的邏輯狀態(tài)。因此，除了距離驅動(dòng)器最遠的線(xiàn)路末端之外，諸如時(shí)鐘輸入之類(lèi)的邊沿敏感負載不能位于任何地方。

圖 3 中的反射波切換是 PCI 總線(xiàn)的基礎。這是進(jìn)行高速信號傳輸的最低功耗方法。但是，在用于 PCI 等總線(xiàn)時(shí)存在限制。限制是信號在總線(xiàn)上往返時(shí)兩個(gè)工作臺電壓電平的持續時(shí)間。
在此“死區時(shí)間”過(guò)去之前，不能執行任何邏輯運算。這就是原始 33 MHz PCI 總線(xiàn)具有帶寬限制的原因?？晒┯脩?hù)使用的快速 CPU 性能數量有限。最初的 33 MHz PCI 總線(xiàn)允許為 30 英寸長(cháng)。這種總線(xiàn)上的往返延遲為 10 納秒。一個(gè)時(shí)鐘周期內的總時(shí)間僅為 30 納秒。在每個(gè)開(kāi)關(guān)邊緣，10 納秒被消耗為死區時(shí)間。這對于兩個(gè)邏輯電平只剩下 10 納秒。增加時(shí)鐘頻率不會(huì )減少死區時(shí)間。它只會(huì )減少“數據良好”的時(shí)間。

我們從 33 MHz PCI 總線(xiàn)發(fā)展到 66 MHz 和 100 MHz 總線(xiàn)系統。這是可能的，原因如下：

66 MHz PCI 總線(xiàn)規范規定最大總線(xiàn)長(cháng)度不能超過(guò) 9 英寸。此總線(xiàn)長(cháng)度的往返延遲為 3 納秒。在這個(gè) 15 納秒的時(shí)鐘周期中，只有 6 納秒用作死區時(shí)間，剩下 9 納秒用于邏輯運算。這足以滿(mǎn)足切換需求。

100 MHz PCI 總線(xiàn)的時(shí)鐘周期僅為 10 納秒。為了使其工作，總線(xiàn)長(cháng)度被限制為 5 英寸或 3 納秒的往返延遲。

前面的討論提出了一些有趣的觀(guān)點(diǎn)。為了在總線(xiàn)組織系統中使用串聯(lián)端接邏輯，有必要隨著(zhù)時(shí)鐘頻率的增加而減小系統尺寸。這最大限度地減少了死區時(shí)間。在時(shí)鐘頻率高于 100 MHz 時(shí)，構建此類(lèi)有意義的系統變得困難。那么，時(shí)鐘頻率超過(guò) GHz 的超級計算機是如何工作的呢？
如果我們假設 EM 能量在線(xiàn)路的負載端被吸收，如圖 5 所示，操作的第一部分中的事件與之前的所有示例相同。 

圖 5. 具有并行終端的 5V CMOS 電路

+3.3 伏的基準電壓作為信號沿傳輸線(xiàn)向下發(fā)射。2 納秒后，電磁場(chǎng)到達線(xiàn)路的負載端。圖 6 描述了上升沿和下降沿的情況。沿傳輸線(xiàn)的所有點(diǎn)都有相同的波形。似乎沒(méi)有任何非法的邏輯狀態(tài)或反射。 

圖 6. 具有上升沿和下降沿的并聯(lián)端接的 5V CMOS 電路

不幸的是，由于這是一個(gè) 5 伏 CMOS 電路，因此該系列的最小邏輯 1 為 +4.2 伏。圖 6 中的邏輯 1 未達到此級別。即使沒(méi)有反射，電路也不會(huì )工作，因此必須采取措施提高邏輯 1 的電平。由輸出阻抗和線(xiàn)路阻抗形成的分壓器設置邏輯 1 電平。這些因素之一需要改變。很難改變足夠的線(xiàn)路阻抗來(lái)解決這個(gè)問(wèn)題，因此需要降低驅動(dòng)器輸出阻抗。圖 7 對此進(jìn)行了描述。

圖 7. 具有并行終端的 3.3V CMOS 電路

一個(gè)新的驅動(dòng)器已經(jīng)找到，輸出阻抗為 5 歐姆。這次電路有一個(gè) 3.3 伏的 CMOS 驅動(dòng)器?？梢钥闯?，邏輯 1 的基準電壓是 V 的 10/11 或 3 伏。這是該電路的正確邏輯電平 1。所有條件均已滿(mǎn)足，且不存在非法邏輯狀態(tài)。此外，負載可以沿著(zhù)傳輸線(xiàn)放置在任何地方，并確保它始終會(huì )看到正確的邏輯信號。這稱(chēng)為并行終止。它是用于所有超高速邏輯路徑的端接方法。然而，這種信令協(xié)議在功耗方面也有其缺點(diǎn)。在 3.3 伏信號擺幅下，每條信號線(xiàn)的功率接近 1/5 瓦，這對于實(shí)際系統來(lái)說(shuō)太高了。因為這，旨在實(shí)現并行端接的所有邏輯系列的信號擺幅都很小。例如，ECL 信號擺幅約為 1 伏；GTL 信號擺幅為 800 毫伏，LVDS 信號擺幅為 400 毫伏。

上述低級邏輯系列在高速下工作得非常好。但是，由于小信號擺幅，它們沒(méi)有很大的噪聲容限。因此，噪聲管理成為設計過(guò)程中非常重要的一部分。當存在包含 3.3 伏或 5 伏 CMOS 電路的混合邏輯系統時(shí)尤其如此。

重要的是要記住，當使用并聯(lián)終端時(shí)，基準電壓是邏輯 1 電壓。為了產(chǎn)生足夠大的邏輯 1 電壓以進(jìn)行正常操作，驅動(dòng)器的輸出阻抗必須遠小于線(xiàn)路阻抗。

其他類(lèi)型的終止

除了串聯(lián)端接和并聯(lián)端接之外，有時(shí)還提供其他端接作為反射的解決方案。這些終止包括：

交流電終止。

二極管端接。

戴維寧終止。

戴維寧網(wǎng)絡(luò )作為上拉或下拉。

在同一網(wǎng)絡(luò )上使用的串聯(lián)和并聯(lián)終端。

這些終止及其技術(shù)有效性或缺乏有效性在下面進(jìn)行了檢查。

交流終端有時(shí)建議將其作為控制傳輸線(xiàn)開(kāi)放端電壓倍增的一種方式。交流終端將并聯(lián)終端電阻連接到帶有小電容器的網(wǎng)絡(luò )末端。這種方法的目標是在邏輯電平處于“穩定狀態(tài)”時(shí)邊緣切換和斷開(kāi)連接期間提供終止。這種方法最初是在 TTL 邊緣變得足夠快以至于它們超過(guò) 1/4 TEL（傳輸電長(cháng)度）并導致門(mén)輸入端電壓過(guò)高時(shí)設計的。當 AC 終端連接到網(wǎng)絡(luò )末端時(shí)，結果是上升沿或下降沿具有 RC 時(shí)間常數，可有效減慢邊沿，同時(shí)限制過(guò)沖。如果邊緣退化是可以接受的，AC 端接可能是應對快速邊緣的方法。

在圖 8 中，圖的上部顯示了圖 1 中包含的相同電路，但帶有交流端接。 

?F igure 8. AC并行終止5V CMOS輸電線(xiàn)路

可以看出，選擇電阻器和電容器的值使得過(guò)沖不超過(guò)VDD +0.7伏，信號開(kāi)始看起來(lái)像正弦波，邊緣不再尖銳。

在本例中，如果時(shí)鐘頻率大大超過(guò) 66 MHz，不僅波形變得更像正弦波而不是方波，而且不再能夠維持所需的信號擺幅。嘗試將 AC 終端與 DRAM 陣列一起使用時(shí)會(huì )出現此問(wèn)題。在高時(shí)鐘速率下，它不是一種表現良好的方法，而應僅將其視為電路的“創(chuàng )可貼”解決方案，該電路應該在開(kāi)始時(shí)設計為具有真正的串聯(lián)或并聯(lián)端接。

傳輸線(xiàn)接收器端的二極管終端代替電阻終端是
創(chuàng )可貼方法的另一個(gè)例子。不是設計具有適當
端接以防止過(guò)沖變得過(guò)大的傳輸線(xiàn)，而是將一對二極管連接在信號線(xiàn)和兩個(gè)電源軌之間，其方向是這樣的，當過(guò)沖超過(guò) Vdd 時(shí)，一個(gè)二極管作為鉗位打開(kāi)。如圖 9 所示。

 9. Shotky 二極管終端
當過(guò)沖試圖低于 Vss（電壓源）時(shí)，另一個(gè)二極管作為鉗位打開(kāi)。這確實(shí)有效，但是二極管必須是肖特基二極管才能足夠快地開(kāi)啟。此外，這種特定方法的每行成本非常高。

迄今為止描述的并聯(lián)端接已接地。這是一個(gè)象征性的接地，因為實(shí)際的并聯(lián)終端總是連接到一個(gè)特殊的終端電壓，而不是接地、Vdd（電壓漏極）或 Vee（電壓發(fā)射極）。對于在接地和 -5.2 伏之間工作的 ECL，終端電阻實(shí)際上連接到一個(gè)特殊的 Vtt（電壓終端）電源，該電源為 -2.0 伏。GTL 終端連接到 +1.2 伏，而 2.2 伏 CMOS 的并行終端連接到 +1.1 伏。

使用上述邏輯系列時(shí)，需要添加一個(gè)電源和一個(gè)電源平面來(lái)提供所需的終端電壓。如果只有少數電路需要并行端接，就像 PECL 用于收發(fā)器接口的情況一樣，這相當于僅使用幾條線(xiàn)路就需要大量費用。

解決此問(wèn)題的另一種方法是使用雙電阻網(wǎng)絡(luò )來(lái)模擬終端阻抗和終端電壓。這被稱(chēng)為戴維寧等價(jià)物，如圖 10 所示。

圖 10. 戴維南并行終端網(wǎng)絡(luò )

為了確定產(chǎn)生等效電壓和阻抗所需的電阻值，有必要求解此圖中的兩個(gè)方程。這里，Vcc 是來(lái)自連接到雙極晶體管集電極端子的電源的電壓。Vt 是電壓互感器。

戴維南網(wǎng)絡(luò )可用于創(chuàng )建上拉至除 Vdd 以外的某個(gè)電壓或下拉至除地以外的某個(gè)電壓。VME 總線(xiàn)背板上的電阻網(wǎng)絡(luò )就是一個(gè)例子。
圖 11 是一個(gè)上拉網(wǎng)絡(luò )的例子。 

圖 11. 用作上拉電阻的戴維寧終端

TTL 輸出具有非對稱(chēng)輸出。輸出從 1 切換到 0 時(shí)的阻抗遠低于從 0 切換到 1 時(shí)的阻抗。由于缺乏對稱(chēng)性，上升時(shí)間可能太慢而無(wú)法滿(mǎn)足時(shí)序裕量。添加一個(gè)上拉至 +3V（TTL 的最大值 1）可為充電線(xiàn)提供更多功率。這產(chǎn)生了改進(jìn)的上升沿，而下降沿僅適度降級。

表 1 描述了終止傳輸線(xiàn)的所有方法及其特定操作特性。

圖 12 顯示了網(wǎng)絡(luò )中每個(gè)終端的位置。

表 1. 終結符類(lèi)型和屬性

雖然表 1 中列出了五種類(lèi)型的端接，但其中只有三種是真正有用的。其中包括：串聯(lián)端接、并聯(lián)端接和戴維南等效并聯(lián)端接。

圖 12. 終端網(wǎng)絡(luò )的位置

旨在用于高速信令的所有邏輯都能夠由這些前述終端之一處理。如果設計規則集似乎要求使用 AC 端接器或二極管端接器，最好回顧一下決策過(guò)程，以確定指定使用它們的原因。設計規則時(shí)很可能出錯。 
幾乎在我們的每一門(mén)課中，都有一種看法，即網(wǎng)絡(luò )上既需要串聯(lián)端接也需要并聯(lián)端接。圖 13 是一個(gè) ECL 網(wǎng)絡(luò )，它在驅動(dòng)器的輸出端有一個(gè)串聯(lián)端接，在負載端有一個(gè)并聯(lián)端接。

圖 13. 具有串聯(lián)和并聯(lián)端接的 ECL 網(wǎng)絡(luò )

可以注意到，到達負載的信號永遠不會(huì )達到 ECL 邏輯 1 所需的 -0.8 伏。這是因為串聯(lián)端接和傳輸線(xiàn)在輸出信號沿傳輸線(xiàn)開(kāi)始之前已將其分壓. 因為在負載端有一個(gè)并聯(lián)端接，這個(gè)信號沒(méi)有任何方法可以加倍以達到正確的邏輯 1。在這種情況下，“串聯(lián)端接”用作限流電阻器想要什么。
不幸的是，傳輸線(xiàn)也將其視為串聯(lián)終端。

規則的例外情況

正如在設計高速電子系統時(shí)經(jīng)常發(fā)生的那樣，上述規則也有例外。在某些情況下，傳輸線(xiàn)的兩端都需要端接。這方面的兩個(gè)示例是具有用于輸出的射極跟隨器的視頻驅動(dòng)器以及 OC-48 驅動(dòng)器。

下面描述了這兩者的設計細節。

在視頻驅動(dòng)器的情況下，發(fā)射極跟隨器有振蕩的趨勢。防止這種情況的常用方法是在發(fā)射極驅動(dòng)傳輸線(xiàn)時(shí)將一個(gè)小電阻與發(fā)射極串聯(lián)。

完成此操作后，通過(guò)設計視頻放大器以產(chǎn)生更大的啟動(dòng)電壓來(lái)克服信號問(wèn)題。

對于 OC-48 驅動(dòng)器，傳輸線(xiàn)路徑中的連接器等缺陷會(huì )產(chǎn)生小的反射。這些小的反射會(huì )返回驅動(dòng)器，驅動(dòng)器通常是一個(gè)偽電流源。這意味著(zhù)驅動(dòng)器具有高輸出阻抗。上述小反射中的能量被驅動(dòng)器的高阻抗反射并返回到負載。到達負載后，反射會(huì )增加抖動(dòng)。通過(guò)調整驅動(dòng)器的輸出阻抗使其與線(xiàn)路阻抗完全匹配，可以吸收小反射并改善抖動(dòng)。傳輸線(xiàn)的兩端是端接的，驅動(dòng)端串聯(lián)端接，負載端并聯(lián)端接。在這里，驅動(dòng)程序設計必須考慮到這些因素。然而，

概括

為了控制反射，兩個(gè)可行的選擇是并行端接、串行端接，或者對于某些邏輯系列，戴維南等效的并行端接。雖然存在其他類(lèi)型的終端，但它們通常是創(chuàng )可貼實(shí)現，遠不如最初設計具有正確放置的并行或串行終端的電路那么可取。