高速長(cháng)度調諧中的引腳封裝延遲和過(guò)孔延遲

2021-06-25

高速長(cháng)度調諧中的引腳封裝延遲和過(guò)孔延遲

看看集成電路封裝的內部，您會(huì )發(fā)現許多導線(xiàn)連接到半導體芯片和組件邊緣的焊盤(pán)上。在電子世界中，信號需要在到達 PCB 跡線(xiàn)之前穿過(guò)這些焊線(xiàn)和焊盤(pán)。當您環(huán)顧 IC 的邊緣時(shí)，這些鍵合線(xiàn)都有不同的長(cháng)度，它們會(huì )導致不同程度的延遲并導致信號偏移。

過(guò)孔還可以在任何互連上引起一些延遲，這是過(guò)孔長(cháng)度、電感和電容的函數。通孔上的信號行為很難用分析方法描述，尤其是當您開(kāi)始查看互連邊緣的更高頻率和瞬逝耦合時(shí)。通過(guò)一些簡(jiǎn)單的信息，您可以補償 PCB 互連中的引腳封裝延遲和過(guò)孔延遲。

長(cháng)度調整中的引腳封裝延遲

所有信號，無(wú)論是電信號還是光信號，都以有限的速度傳播。這意味著(zhù)信號必須穿越的互連的任何部分都會(huì )產(chǎn)生一些傳播時(shí)間。集成電路中的焊線(xiàn)、BGA 組件上的焊球、通孔組件上的引腳以及任何其他將走線(xiàn)和半導體芯片分開(kāi)的金屬片都需要一些時(shí)間來(lái)穿越，您的設計應該考慮到這種延遲在長(cháng)度匹配期間。

引腳封裝延遲是信號穿過(guò)元件的焊盤(pán)和鍵合線(xiàn)所需的時(shí)間。名副其實(shí)的 IC 制造商會(huì )對此進(jìn)行測量并在組件數據表中提供延遲值；這些延遲通常在數十或數百皮秒的數量級。例如，某些 Xilinx FPGA 中的引腳封裝延遲可能在 80 到 160 ps 之間變化。

你可能會(huì )問(wèn)：為什么我們需要擔心這個(gè)？簡(jiǎn)單的答案是在長(cháng)度調諧高速信號時(shí)應包括任何走線(xiàn)長(cháng)度不匹配，以防止歪斜。并行數據之間的確切偏斜限制將根據您的設計和信號標準而有所不同，并且必須使用長(cháng)度匹配來(lái)確保信號到達這些限制范圍內。為了抑制共模噪聲，在差分對的長(cháng)度匹配中考慮所有偏斜源尤為重要。

這些鍵合線(xiàn)和寄生參數的長(cháng)度變化會(huì )導致引腳封裝延遲的變化。

對于相對較慢的信號（>1 ns 上升時(shí)間）和較慢的數據速率（<500 MHz），您可能不需要擔心互連中的引腳封裝延遲，特別是如果您在接收器處有很大的噪聲容限并且在更高的電壓（3.3. V 或 5 V）下工作。500 MHz 通常被視為數據速率的下限，超過(guò)該下限應包括引腳封裝延遲。超過(guò)此數據速率，信號重復率將小于 2 ns，信號上升時(shí)間將更快。這就產(chǎn)生了一種情況，即引腳封裝延遲與數據重復率和上升時(shí)間相當，并且信號可以通過(guò)簡(jiǎn)單地通過(guò)鍵合線(xiàn)和元件焊盤(pán)而完全不同步。

通過(guò)延遲計算

就像集成電路中的引腳和鍵合線(xiàn)的情況一樣，過(guò)孔中的信號速度可能與沿其連接的跡線(xiàn)的信號速度不同，尤其是當您沿過(guò)孔的長(cháng)度觀(guān)察時(shí)。為確保以高精度獲知信號速度，應通過(guò)實(shí)驗仔細表征過(guò)孔，或通過(guò)模擬進(jìn)行理論表征。

通過(guò)過(guò)孔的信號速度取決于許多因素，包括焊盤(pán)與反焊盤(pán)的距離、通過(guò)電路板橫截面的纖維編織效應以及沿過(guò)孔長(cháng)度的電鍍缺陷（特別是在高縱橫比過(guò)孔中）。在改變參考平面的同時(shí)進(jìn)行層轉換的過(guò)孔也會(huì )在整個(gè)過(guò)孔長(cháng)度上看到突然的阻抗和傳播延遲變化。如果我們考慮 1.57 毫米 FR4 板上的通孔，單向通孔延遲約為 10 ps（如果我們假設整個(gè)通孔的介電常數均勻）。在真正的通孔中，延遲會(huì )大不相同，這取決于穿過(guò)的層以及附近導體的存在（即，由于寄生電感和電容）。

這些通孔的電磁場(chǎng)模擬可以幫助您確定長(cháng)度匹配過(guò)程中的偏斜

當您的布線(xiàn)工具包含 3D 電磁場(chǎng)求解器時(shí)，考慮過(guò)孔延遲和過(guò)孔阻抗是最容易的。雖然您可以手動(dòng)計算通孔傳播延遲的變化（原則上），但除非您采用概率方法，否則您將無(wú)法考慮任何纖維編織效應。顯然，這是一項棘手的工作，需要正確的設計工具。

默認情況下，大多數具有長(cháng)度匹配功能的 PCB 設計程序會(huì )將引腳封裝延遲設置為零長(cháng)度或零時(shí)間。如果您從制造商處獲得組件模型，則特定組件的 IBIS 6 文檔應包括引腳封裝延遲。這將被指定為長(cháng)度或時(shí)間。當您在原理圖中為每個(gè)組件引腳包含這些延遲時(shí)，您現在就擁有了在布線(xiàn)信號跡線(xiàn)時(shí)進(jìn)行超精確長(cháng)度調諧或延遲調諧所需的信息。

Altium Designer ? 中新改進(jìn)的布線(xiàn)工具允許您直接從原理圖指定組件的引腳封裝延遲。您還可以使用 Simbeor 的尖端場(chǎng)解算器在長(cháng)度調整期間考慮通孔延遲。該求解器內置于布線(xiàn)功能中，用于模擬跡線(xiàn)上的傳播延遲，然后用于跨多個(gè)信號網(wǎng)絡(luò )的長(cháng)度匹配。您還將擁有一套完整的工具，用于為您的制造商構建原理圖、管理組件和準備可交付成果