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芯片設計人員必須重新考慮 AI 的低功耗
芯片設計人員必須重新考慮 AI 的低功耗
隨著(zhù)工藝幾何尺寸的擴展和對低功率器件的指數級需求，功率挑戰愈演愈烈，隨著(zhù)用例的發(fā)展，低功率設計成為人們關(guān)注的焦點(diǎn)。
在公司不斷為便攜式手持設備創(chuàng )新新特性和功能的同時(shí)，他們還專(zhuān)注于最大限度地降低功耗以延長(cháng)電池壽命（這是消費者的一個(gè)重要差異化因素）。由于智能手機的廣泛應用，這些移動(dòng)設計挑戰是眾所周知的。
電源效率對于插入式產(chǎn)品也越來(lái)越重要，因為它會(huì )影響構建系統和運行系統的總體成本。
人工智能帶來(lái)前所未有的挑戰
設計人員現在必須面對的低功耗領(lǐng)域的最新挑戰是 AI 芯片，尤其是那些用于高性能計算 (HPC) 應用的芯片。雖然它們沒(méi)有與傳統移動(dòng)設備相同的限制，例如電池壽命和便攜性，但由于更小、更密集、更新穎的架構和制造工藝的物理特性，實(shí)施 AI 會(huì )帶來(lái)新的電源挑戰。雖然性能、功耗和面積 (PPA) 的傳統圣杯仍以對盡可能最高性能的需求為主導，但現在性能實(shí)際上受到功耗的限制。要向芯片的每個(gè)部分可靠地供電而不必擔心散熱會(huì )影響芯片的可靠性并導致熱失控，這變得極其困難。
高級 AI 芯片的功率影響會(huì )對整體功能、可制造性、成本和可靠性產(chǎn)生重大影響。因此，設計團隊必須開(kāi)始使用更加節能的方法，以及復雜的功耗分析技術(shù)和工具。
漏電是一個(gè)持續的挑戰
低功耗設計就是要降低集成電路 (IC) 的整體動(dòng)態(tài)和靜態(tài)功耗。動(dòng)態(tài)功率包括開(kāi)關(guān)功率和短路功率，而靜態(tài)功率是器件不活動(dòng)時(shí)流過(guò)晶體管的漏電流或電流。
泄漏功率是設計團隊在 90 至 16 納米工藝幾何尺寸范圍內的主要關(guān)注點(diǎn)，因為與其對應的泄漏功率（85-95%）相比，動(dòng)態(tài)功率微不足道（僅 10-15%）。一旦行業(yè)轉向 16 至 14 納米，動(dòng)態(tài)功率就變得比泄漏功率更占優(yōu)勢。
然而，現在隨著(zhù)我們轉向 7、5 和 3nm 等工藝節點(diǎn)以及類(lèi)似于“全門(mén)”實(shí)施的架構，泄漏再次成為一個(gè)問(wèn)題。今天，設計團隊正在探索過(guò)去設計中擱置的選項，以盡可能提高設計的功率和性能。降低高級節點(diǎn)余量的必要性已經(jīng)討論了一段時(shí)間，但實(shí)際對此做些什么的能力分散在設計過(guò)程的不同部分。雖然解決當今問(wèn)題的技術(shù)和技術(shù)是眾所周知的，但我們才剛剛開(kāi)始真正了解它們的使用精度。
仿真很關(guān)鍵
動(dòng)態(tài)功耗分析和優(yōu)化的最關(guān)鍵組成部分是矢量的質(zhì)量。矢量質(zhì)量由 SoC 在真實(shí)系統中工作時(shí)看到的真實(shí)活動(dòng)定義。如上所述，傳統的功耗分析過(guò)程涉及與 SoC 架構師進(jìn)行核對，以確定用于功耗分析和優(yōu)化的向量。這是一個(gè)不一定涵蓋所有方面和場(chǎng)景的碰碰運氣的活動(dòng)。
為了能夠準確預測 SoC 將消耗的功率量，設計人員需要將設備置于真實(shí)的測試平臺下，以了解它們將如何使用?？捎糜谶\行實(shí)時(shí)應用程序的最佳系統稱(chēng)為仿真。
運行 AI 芯片功耗分析所涉及的大量數據需要高性能工具。即使在模擬器上運行應用程序幾秒鐘，生成的數據也是海量的（數百 GB 由數萬(wàn)億或數十億個(gè)時(shí)鐘周期組成）。為了幫助解決這個(gè)問(wèn)題，仿真系統中的功率分析確定了功率分析感興趣的窗口，并將窗口從數十億到數百萬(wàn)再到數千，這使得仿真系統的功率分析更加實(shí)用。
此外，在設計在移動(dòng)芯片設計中不占主導地位的 AI 芯片時(shí)，出現的新第三維度是溫度。在早期階段通過(guò)仿真生成熱圖對于整個(gè)設計過(guò)程變得更加重要。
在 AI 芯片的低功耗設計方面，采用新的方法和工具對于創(chuàng )建一個(gè)由來(lái)自不同學(xué)科的設計專(zhuān)業(yè)人士組成的緊密交織的團隊至關(guān)重要。