是否有SPI走線(xiàn)阻抗要求？

2022-08-12

是否有SPI走線(xiàn)阻抗要求？

本文是關(guān)于串行外圍接口(SPI)及其信號完整性挑戰的全部?jì)热?，所有這些都源于接口的阻抗和承載數字信號的走線(xiàn)。在進(jìn)入本文的主要觀(guān)點(diǎn)之前，我將回答我自己的問(wèn)題：

沒(méi)有SPI走線(xiàn)阻抗要求。您當然可以調整SPI總線(xiàn)中的走線(xiàn)大小，使其阻抗為50歐姆，但這不是必需的。

當我寫(xiě)“沒(méi)有SPI走線(xiàn)阻抗要求”和“50 歐姆……不是必需的”時(shí)，我的意思是SPI沒(méi)有指定任何特定的阻抗要求。如果您查看其他聲稱(chēng)“SPI 需要受控阻抗”的設計指南，您實(shí)際上會(huì )發(fā)現它們通常沒(méi)有說(shuō)明特定的阻抗值。充其量，他們會(huì )說(shuō)明從30歐姆到150歐姆的范圍。這是一個(gè)很大（而且不是很有用）的值范圍。

我最近看到的另一個(gè)例子是一家主要半導體制造商的應用說(shuō)明，指出SPI線(xiàn)路需要受控阻抗和長(cháng)度匹配，顯然忽略了該接口的設置時(shí)間和全雙工特性。他們也沒(méi)有列出阻抗值或長(cháng)度不匹配容差值。如果你問(wèn)我，這不是一個(gè)有用的指南。

現實(shí)情況是，SPI線(xiàn)路僅在互連長(cháng)度變得非常長(cháng)時(shí)才開(kāi)始需要阻抗控制。而且由于總線(xiàn)中沒(méi)有特定的阻抗要求，因此您在通道設計和端接方面有一定的自由度。那么究竟什么是“非常長(cháng)”，什么時(shí)候需要某種終止方法呢？我們將在本文中對其進(jìn)行分解。

SPI拓撲和走線(xiàn)設計

SPI的拓撲結構非常簡(jiǎn)單。它使用帶有單個(gè)控制器外設鏈接的三條線(xiàn)路，或總線(xiàn)上有多個(gè)從機的四條線(xiàn)路。上游控制器可以通過(guò)一對高達60 Mbps的線(xiàn)路發(fā)送和接收數據，數據可能通過(guò)電纜發(fā)送到另一個(gè)板或設備。典型SPI總線(xiàn)的拓撲如下所示。

那么PCB上會(huì )發(fā)生什么？如果您查看具有SPI接口的組件的數據表，您會(huì )發(fā)現高級組件的最小上升時(shí)間值短至1 ns。對于某些組件，上升時(shí)間可能更長(cháng)，可能為20 ns或更長(cháng)。顯然，即使數據速率和時(shí)鐘速率很低，像SPI這樣的慢速總線(xiàn)仍然可以具有高速信號行為，但沒(méi)有阻抗規范！如何最好地處理SPI設計？

SPI路由的上升時(shí)間是多少？

SPI中的這個(gè)問(wèn)題有些溝通不暢，它是那些經(jīng)典的高速PCB設計問(wèn)題之一。由于我們需要確定SPI鏈路在上升時(shí)間方面是“快”還是“慢”，所以第一步是了解對上升時(shí)間的確切影響。

第一步是在您的數據表中查找將控制您的SPI總線(xiàn)的主組件。如果您的組件有據可查，SPI接口上的上升時(shí)間將針對總線(xiàn)上看到的特定負載電容指定。請注意，“負載電容”假定SPI輸出和測試負載之間的連接電感為零，因此您可以將此上升時(shí)間值視為RC時(shí)間常數，以進(jìn)行初步近似。

示例數據表條目與為特定負載電容指定的信號上升時(shí)間和下降時(shí)間相關(guān)。

上述示例中的高負載電容值并不是大多數組件的典型值，但它說(shuō)明了要點(diǎn)：上升時(shí)間由總線(xiàn)的電容決定。在此示例中，如果我們采用上面指定的10%-90%上升時(shí)間并將其等同于2.2RC（用于確定時(shí)間常數值的標準），我們將得到R = 113.6作為總線(xiàn)上的電阻。這意味著(zhù)，如果我們要在驅動(dòng)器上添加一些電阻（見(jiàn)下文），那么我們可以在匹配阻抗的同時(shí)減慢上升時(shí)間。

請記住這些要點(diǎn)，因為稍后我們將使用它來(lái)了解為什么可以使用串聯(lián)電阻端接來(lái)減慢SPI總線(xiàn)。既然我們知道了在接收器上看到的總線(xiàn)上升時(shí)間，我們就可以確定總線(xiàn)何時(shí)“長(cháng)”。

SPI總線(xiàn)是長(cháng)的還是短的？

粗略地說(shuō)，我們可以將信號在其上升時(shí)間內傳播的距離與總長(cháng)度進(jìn)行比較。另一種方法是使用上升時(shí)間的帶寬估計值（在上面的示例中為 35 MHz）來(lái)確定總線(xiàn)輸入阻抗何時(shí)偏離我在本文中描述的負載阻抗太遠。粗略估計的簡(jiǎn)單方法是將信號在其上升時(shí)間內行進(jìn)的距離與互連的傳播延遲進(jìn)行比較。

我更喜歡使用保守的10%的限制來(lái)估計公共汽車(chē)什么時(shí)候開(kāi)始看起來(lái)很長(cháng)；如果傳播延遲小于信號上升時(shí)間內行進(jìn)距離的大約10%，則認為總線(xiàn)很短，我們不需要關(guān)心端接總線(xiàn)阻抗：

請注意，其他指南將規定從10%到50%的任何地方作為截止值；總線(xiàn)突然變長(cháng)沒(méi)有單一的值，這是一個(gè)判斷問(wèn)題。例如，對于Dk = 4的PCB層上的10 ns SPI信號，10%的截止值為0.15米或15 cm。這意味著(zhù)，任何承載小于15 cm的10 ns信號的SPI路由都將被視為短總線(xiàn)，這適用于許多情況。

如果您的SPI總線(xiàn)速度較慢，您可以使用一些非常簡(jiǎn)單的指南來(lái)防止一些基本的信號完整性問(wèn)題。您可以實(shí)施以同時(shí)減少電感（導致振鈴）、串擾和輻射發(fā)射的一些最簡(jiǎn)單的指南包括：

將您的SPI線(xiàn)路布置在地平面上，即使它們不是高速的

在薄電介質(zhì)上使用更寬的走線(xiàn)：外層的尺寸是下一層到GND距離的2-2.5倍；內層上10-15 mil的走線(xiàn)通常很好

如果您使用的是2層板并且沒(méi)有空間放置接地層，則在SPI線(xiàn)周?chē)胖媒拥匾蕴峁┣逦姆祷芈窂?span>

為了獲得最佳性能，我建議不要使用2層，而是從與高速數字設計兼容的PCB疊層開(kāi)始。

為什么人們聲明或使用50歐姆的SPI？

在SPI線(xiàn)路需要具有特定阻抗的情況下，人們使用50歐姆作為目標阻抗是有充分理由的。具有諷刺意味的是，我認為人們實(shí)際上并不知道這樣做的好處，但他們最終會(huì )因為錯誤的原因做出正確的決定。

如果50歐姆是電氣長(cháng)SPI總線(xiàn)的特征阻抗目標，則電路板上可能還有其他阻抗控制走線(xiàn)也以50歐姆特征阻抗為目標。擁有一個(gè)阻抗目標可以讓制造商更容易控制阻抗。如果他們必須交換疊層中的材料才能擊中您的阻抗目標，那么如果疊層中只有一個(gè)目標要擊中，那么這樣做會(huì )容易得多。

為什么在短SPI總線(xiàn)上使用串聯(lián)端接？

從我們上面看到的，在絕大多數帶有SPI跟蹤的實(shí)際情況中，驅動(dòng)器或接收器不需要終止。如果有，您會(huì )在組件數據表、SPI規范或兩者中的某處看到阻抗規范。此外，組件可能會(huì )將片上端接應用于目標阻抗，因此您不必為放置電阻器而煩惱。

放置在SPI總線(xiàn)上的終端電阻。

答案很簡(jiǎn)單：就是減慢驅動(dòng)程序發(fā)出的信號。電阻器還提供阻尼輸出上的任何振鈴的附帶好處。

如果您的控制器是FPGA之類(lèi)的高級組件，并且您在此控制器中例化了SPI接口，則上升時(shí)間可能會(huì )非常短，因為設備的物理結構只是確保了非?？斓纳仙龝r(shí)間。因此，減慢信號可能是有利的，這樣您就不會(huì )有快速信號產(chǎn)生串擾。在這種情況下，您必須將電阻放置在靠近驅動(dòng)器的位置。

確保不要過(guò)多地減慢上升時(shí)間，否則信號將太慢而無(wú)法在負載處切換I/O，并且可能無(wú)法正確讀取信號。如果上升時(shí)間過(guò)長(cháng)，您也可能違反建立時(shí)間。有一個(gè)簡(jiǎn)單的RLC模型可以通過(guò)仿真來(lái)確定合適的串聯(lián)電阻值。

短SPI總線(xiàn)的集總元件模型

SPI總線(xiàn)的實(shí)際模型更為復雜。它包括以下因素：

整個(gè)總線(xiàn)上的跟蹤電容(C)

走線(xiàn)電感(L)

源阻抗

負載電容

短總線(xiàn)基本上看起來(lái)像這個(gè)LC模型：

具有短傳輸線(xiàn)的SPI總線(xiàn)模型。

理想的源阻抗為0歐姆，但實(shí)際上它可能是10-30歐姆左右的低值。負載電容應在接收器的數據表中指定。

它是一種總線(xiàn)，如果用快速信號激勵并且電感太大，則可能會(huì )出現欠阻尼振蕩；它也可以在SPICE中進(jìn)行模擬。在這種情況下添加一個(gè)串聯(lián)電阻會(huì )增加阻尼，這將減少上升時(shí)間。

請注意，我已將跟蹤電阻從此列表中刪除；走線(xiàn)電阻將非常小，并且將提供可忽略的損耗和阻尼。這是因為走線(xiàn)電阻大約為毫歐，而控制上升時(shí)間的大致近似電阻可以是10-100歐姆，因此顯然走線(xiàn)電阻可以忽略不計。

長(cháng)SPI總線(xiàn)中的串聯(lián)電阻

在不常見(jiàn)的長(cháng)總線(xiàn)情況下，您必須將SPI線(xiàn)與目標阻抗匹配（50 歐姆很方便）。在這種情況下，只需將SPI I/O上的信號擺幅與電流進(jìn)行比較，就可以得到處于ON狀態(tài)的信號的電阻值。在這種情況下，串聯(lián)電阻通常需要22歐姆或33歐姆才能達到50歐姆的目標。將其放置在靠近驅動(dòng)器的位置，以實(shí)現阻抗匹配并降低信號速度，如此處所述。

帶有串聯(lián)終端電阻的SPI總線(xiàn)模型。

這樣做的另一個(gè)原因是總線(xiàn)上有多個(gè)從屬組件。您將與總線(xiàn)每條腿的輸入阻抗匹配，并且您可能會(huì )減慢上升時(shí)間，足以讓您不必擔心總線(xiàn)分支處的輸入阻抗。一般來(lái)說(shuō)，將線(xiàn)路更靠近驅動(dòng)器分開(kāi)更好，因為進(jìn)入每個(gè)部分的輸入阻抗將更接近線(xiàn)路的特性阻抗。