高速電路設計SerDes

2020-03-24

什么是SerDes，在高速電路設計中使用它們的人都知道，高速電路設計通常不是一條簡(jiǎn)單的路。在幾乎所有情況下，都會(huì )有更正，偏差和返工，并且在此過(guò)程中，還必須遵循一些準則。此外，這些準則，結果和設計本身也需要驗證。因此，在接下來(lái)的幾段中，我將討論使用SerDes進(jìn)行高速電路設計的挑戰，并介紹該過(guò)程中涉及的驗證。

什么是SerDes？

SerDes（Serializer / Deserializer）是高速通信中使用的集成電路或設備，可在任一方向上在串行數據和并行接口之間轉換。同樣，有多種使用SerDes的應用程序和技術(shù)，其主要目的是通過(guò)最小化輸入/輸出引腳和連接的數量來(lái)通過(guò)差分或單線(xiàn)提供數據傳輸。

在功能方面，SerDes芯片可在串行流上使用并行數據的兩點(diǎn)之間進(jìn)行傳輸，從而減少了數據傳輸所需的數據路徑數量。而且，這減少了所需的連接銷(xiāo)的數量，從而使電線(xiàn)和連接器小而細。此外，發(fā)送方處理并行數據到串行數據的轉換，而接收方執行相反的功能。

它將并行數據轉換為串行數據，以便它可以通過(guò)通常不支持并行數據的介質(zhì)傳輸。同樣，在需要保留帶寬的情況下，可以使用SerDes。

使用串行器/解串器（SerDes）進(jìn)行高速電路設計

串行器/解串器（SerDes）已經(jīng)成為芯片中的領(lǐng)先解決方案，在這些芯片中，需要高速數據移動(dòng)并限制了可用的I / O。但是，就像幾乎所有事物一樣，也有副作用。對于SerDes而言，這些副作用在設計方面表現出了極大的挑戰。此外，這些挑戰并沒(méi)有消失或變得越來(lái)越容易，尤其是在對更高速度的需求不斷增加以及數據需求量急劇增加的情況下。

此外，關(guān)于好處，SerDes還提供了將并行數據轉換為串行數據的功能，這使設計人員無(wú)需增加引腳數即可提高數據通信速度。但是，隨著(zhù)數據量的增加，設備數量的增加（訪(fǎng)問(wèn)互聯(lián)網(wǎng)）以及云訪(fǎng)問(wèn)量的增加，SerDes的設計參數的復雜性也在增加。

盡管如此，SerDes是設計人員和工程師滿(mǎn)足對數據速度和數據量不斷增長(cháng)的需求的關(guān)鍵?？偠灾?，SerDes代表的是模擬精度和模擬電路的完美融合。

SerDes和高速電路設計

對包含SerDes的設計的需求不斷增長(cháng)的主要推動(dòng)力來(lái)自大型數據中心，目前這些數據中心的吞吐量高達100 Gbps。即使它們的速度令人印象深刻，仍然敦促將其性能提高到400 Gbps。更不用說(shuō)一些人已經(jīng)在討論800Gbps的可能性這一事實(shí)?？梢钥隙ǖ卣f(shuō)，這些數字只會(huì )增加，這意味著(zhù)精確設計包含SerDes的電路的需求至關(guān)重要。

此外，隨著(zhù)人工智能（AI）應用程序和機器學(xué)習的興起，對更高處理速度和越來(lái)越多的并行處理的需求無(wú)疑正在增長(cháng)。同樣，在假定的大型數據中心并行處理數量的情況下，它們耗盡實(shí)際物理空間的情況并不少見(jiàn)。當然，這增加了對包含SerDes的設計的需求。

同樣，由于這些啟示，來(lái)自光學(xué)互聯(lián)網(wǎng)絡(luò )論壇和IEEE的標準正在單個(gè)通道上定義更高的數據速率，從而允許將數據聚合到更大的系統。從而要求SerDes技術(shù)提高其整體性能水平，目前，實(shí)現這一目標的較好方法是采用4級脈沖幅度調制（PAM4）信號。

 

隨著(zhù)對SerDes性能的不斷增長(cháng)的需求，你也不可避免地會(huì )在更方便的位置看到它們。

需要提高SerDes的性能和功能

當今對更高速度的要求，使我們看到（串行）數據達到每通道100 Gbps以上的速率。由帶寬的這些增加引起的信號損傷正促使人們需要采用諸如PAM4之類(lèi)的選件來(lái)滿(mǎn)足這些需求。那么，PAM4如何提高SerDes的性能？好吧，本質(zhì)上，它使SerDes的性能提高了一倍。

例如，在電信中，我們將不歸零（NRZ）與PAM4進(jìn)行比較，對于指定的數據速率，PAM4會(huì )將帶寬減少一半，因為它在每個(gè)符號中傳輸兩位。此外，它可以使通道內的比特率增加一倍，而不必增加必要的帶寬。

但是，與我們其他不完善的世界一樣，要取得如此令人印象深刻的性能提升，也需要權衡取舍。PAM4能夠傳輸多個(gè)符號級別，因此也容易受到幅度噪聲的影響。盡管如此，在如此高的頻率下工作以及在NRZ奈奎斯特頻率下工作的能力仍使PAM4成為更好的選擇。

高速電路設計挑戰

高速設計的眾多挑戰之一包括對EM（電磁）串擾問(wèn)題的敏感性不斷提高。EM交叉耦合問(wèn)題變得如此重要的一些主要原因如下：

1、越來(lái)越多地使用高速接口來(lái)支持更快的數據速率的數據傳輸。從而需要趨于非常接近的多個(gè)車(chē)道，從而產(chǎn)生串擾問(wèn)題。

2、現在在5G應用中使用高于2千兆赫（片上）和高于6千兆赫的更高頻率。

3、更高的集成度，將多個(gè)無(wú)線(xiàn)電集成到SoC中以及更高的布局密度（SoC）。

4、外形小巧（包裝）和RDL的普遍使用（重新分布層）。

5、使用2.5D封裝技術(shù)和使用3D封裝技術(shù)。

總而言之，隨著(zhù)先進(jìn)的封裝風(fēng)格，更高的時(shí)鐘速度以及對減?。ㄔO計）面積的不斷需求，我們當前設計和驗證高速IC設計的方法已迅速過(guò)時(shí)。

SerDes的設計挑戰

使用高速SerDes進(jìn)行設計的挑戰通常集中在時(shí)鐘分配（模擬時(shí)鐘樹(shù)），功耗，封裝類(lèi)型和寄生因素上。此外，重點(diǎn)是PCB布線(xiàn)，快速數字邏輯以及對測試模式和測試模式的支持。最后但并非最不重要的一點(diǎn)是，需要遵守更高的串行協(xié)議。

當集成到定制芯片中時(shí)，所有上述挑戰都需要設計考慮。根據要求和應用，可以通過(guò)替代解決方案來(lái)實(shí)現所需的設計，但這通常涉及某種折衷。例如，一個(gè)或多個(gè)高速串行通道與較慢但仍快速的并行總線(xiàn)之間的折衷。

另外，隨著(zhù)頻率的增加，諸如串擾，抖動(dòng)，電源噪聲，振鈴，ISI（符號間干擾）和地彈等問(wèn)題都更加嚴重。此外，這也使信號完整性成為設計架構的一個(gè)更為關(guān)鍵的方面。同樣，這會(huì )影響封裝設計，并在實(shí)現針對這些更嚴格的電氣性能要求和更高頻率的設計時(shí)增加了設計考慮。

封裝本身內的高速I / O和模擬電源都需要特別注意。還需要具有利用電磁仿真來(lái)驗證封裝設計滿(mǎn)足基本要求設計的（封裝）基板。此外，這包括S參數，阻抗，所有串擾隔離以及電源電感。

SerDes現在和將來(lái)都將提供不斷需求的附加功能和性能。5G的興起僅為6G鋪平了道路，而對更高速度和更大數據量的需求將會(huì )而且必須繼續?？傮w而言，電信，蜂窩技術(shù)和高速電路設計的發(fā)展決定了這一點(diǎn)。上海韜放電子提供專(zhuān)業(yè)的高速電路設計服務(wù)，如果您有這方面的需求，請與我們聯(lián)系。