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技術(shù)專(zhuān)題
PCB設計讓我們畫(huà)些平行線(xiàn)
PCB設計讓我們畫(huà)些平行線(xiàn)
印刷電路板在性能上也要考慮便利性。額外的走線(xiàn)長(cháng)度是有損耗的。不僅如此，信號還會(huì )在較長(cháng)的走線(xiàn)上衰減，因為存在更多的攻擊面，噪聲發(fā)生器可以耦合到信號上。我們必須在可用的幾何形狀內工作，同時(shí)給我們留下無(wú)數的選擇。
氣隙和銅厚度是相互關(guān)聯(lián)的
這讓我想到了在設計PCB時(shí)我們必須管理的其他折衷方案。首先想到的是，具有大量電流的電路板將受益于厚厚的銅層來(lái)處理電源。同時(shí)，我們還喜歡使用狹窄的走線(xiàn)并將它們打包在一起，以避開(kāi)較大設備的內部區域。
獲得正確的疊放成為平衡的舉動(dòng)，它允許一些精細的間距連接以及一些大電流的應用。這種設置的設計規則將允許信號層上有較小的氣隙，而其他規則則設置了更為寬泛的間隔規則來(lái)供電。
這兩件事不能成為好鄰居，因此我們需要其他層次來(lái)充當障礙。添加圖層會(huì )增加成本，因此我們必須充分利用可用的圖層。在某些情況下，小間距規則僅適用于局部區域。一旦沒(méi)有連接器或處理器，將適用一組更為保守的規則。在此過(guò)程中進(jìn)行撥號是一種平衡行為。
元件放置如何？
我們知道小尺寸是首選。那就是那些高度集成電路的來(lái)源。“全能”芯片上系統（SOC）實(shí)際上將具有數百個(gè)無(wú)源部件，也許還會(huì )有數十個(gè)其他集成電路來(lái)實(shí)際創(chuàng )建一個(gè)系統。這些附加電路中的大多數都希望盡可能靠近SOC。
所有的內存和高速鏈接都希望在桌子上占一席位?？赡苄枰銐虻碾娫?，以保證使用簡(jiǎn)短的特殊電源管理集成電路或PMIC。當然，任何模擬線(xiàn)都應短而直，且不超出SOC的范圍。為什么這些功能最初都不在SOC上？
圖1.圖片來(lái)源：
它歸結為芯片架構。相對于構成SOC大部分空間的幾乎不可見(jiàn)的晶體管門(mén)，存儲單元非常龐大。模擬是另一種擅長(cháng)拾取任何噪音的野獸。從而導致電源硅。這些東西必須放在自己的包裝中，僅僅是因為它是設計使然的制造者。
然而，計算設備周?chē)膮^域是熱門(mén)商品。我的意思是從字面上看。您可以圍繞它放置的空間越多越好。面對小尺寸的要求，這種文件。我們希望零件彼此靠近并同時(shí)分開(kāi)。
所有這些競爭因素都會(huì )導致戰略性集群化，通常會(huì )通過(guò)其電壓分解事物，而次要重點(diǎn)在于其路由。在PCB組件放置的平衡過(guò)程中，我們還考慮了熱干擾和電磁干擾。如果我們可以進(jìn)一步擴展內容，則可以增加測試訪(fǎng)問(wèn)權限。同時(shí)，如果我們可以壓縮整個(gè)電路板，以便在比去年的產(chǎn)品更小的外殼中為更大的電池騰出空間，那就太好了。
布線(xiàn)印刷電路板時(shí)的權衡取舍
因此，路由是布局的函數，布局是如上所述的幾個(gè)因素的函數。其中一些因素相互直接競爭。即使采用最佳模擬，也很難預測出重疊的細微差別。完美是遙不可及的，所以我們正在尋找的東西就足夠了。如果它在保修期內一直可靠運行，那么我們已經(jīng)完成了工作。
給定足夠長(cháng)的跑道，理論上我們可以采用完美的內存總線(xiàn)，該總線(xiàn)使用最小的曲折和最小的空間，同時(shí)保持所有各種連接的最佳間隔?？梢詫r(shí)間預算設置為極小的允許偏差。問(wèn)題是時(shí)間幾乎總是緊缺，因此我們需要信號可以處理的所有范圍。
圖2.圖片來(lái)源：
似乎不可能使每個(gè)人都開(kāi)心。每個(gè)人，我不僅包括內部團隊，還包括每個(gè)供應商，他們都提供圍繞其芯片構建的參考設計，就好像它將成為板上唯一的東西一樣。營(yíng)銷(xiāo)團隊希望為CIS或重返學(xué)校做好準備，也許還有其他日期?，F在，客戶(hù)希望下周提供樣品。我們如何處理所有這些競爭利益？