導致PCB中信號完整性問(wèn)題的9個(gè)因素

2021-04-25

導致PCB中信號完整性問(wèn)題的9個(gè)因素

對于設計人員來(lái)說(shuō)，避免PCB中信號完整性問(wèn)題是一項極其復雜的任務(wù)。它需要對信號完整性設計規則和技術(shù)有深入的了解。隨著(zhù)更快的邏輯系列的推出，設計人員已經(jīng)意識到簡(jiǎn)單的PCB布局無(wú)法滿(mǎn)足信號完整性要求。

高速設計帶有特殊的信號完整性問(wèn)題，如果處理不當，可能會(huì )令您頭疼。始終建議工程師考慮某些最佳的PCB設計服務(wù)，以最大程度地減少早期設計周期中的信號完整性問(wèn)題，從而避免昂貴的設計迭代。 

在進(jìn)行過(guò)程中，我們將提供有關(guān)以下主題的更多見(jiàn)解：

PCB中的信號完整性是什么？

PCB中信號完整性的需求

導致PCB中信號完整性問(wèn)題的9個(gè)因素

PCB中的信號完整性是什么？

信號完整性（SI）表示信號無(wú)失真傳播的能力。信號完整性不過(guò)是通過(guò)傳輸線(xiàn)的信號質(zhì)量。當信號從驅動(dòng)器傳播到接收器時(shí)，它可以測量信號衰減量。在較低的頻率下，該問(wèn)題不是主要問(wèn)題，而是在PCB以較高的速度和較高的頻率（> 50MHz）運行時(shí)要考慮的重要因素。在高頻狀態(tài)下，需要同時(shí)注意信號的數字和模擬方面。

傳輸介質(zhì)對信號完整性的影響。

當信號從驅動(dòng)器傳播到接收器時(shí)，它不會(huì )保持不變，原始發(fā)送的任何信號都會(huì )以不同程度的失真接收。該信號失真是由于阻抗失配，反射，振鈴，串擾，抖動(dòng)和接地反彈等因素而發(fā)生的。設計人員的主要目標應該是使這些因素最小化，以使原始信號可以以最小的失真到達目的地。還需要特別注意以保持信號質(zhì)量并控制其在電子電路中的不良影響。

PCB中信號完整性的需求

當我們在PCB中遇到信號完整性問(wèn)題時(shí)，它可能無(wú)法按預期工作。它可能以不可靠的方式工作-有時(shí)有時(shí)不起作用。它可能在原型階段就可以工作，但是在批量生產(chǎn)中常常會(huì )失敗。它可能在實(shí)驗室工作，但在現場(chǎng)無(wú)法可靠運行；它在較舊的生產(chǎn)批次中有效，但在新的生產(chǎn)批次中無(wú)效，等等。

它會(huì )變形，即其形狀從所需的形狀變化

有害的電子噪聲會(huì )疊加在信號上，從而降低其信噪比（S / N）

它會(huì )為板上的其他信號和電路產(chǎn)生有害的噪聲

在以下情況下，PCB被認為具有必要的信號完整性：

其中的所有信號傳播都不會(huì )失真

其設備和互連不易受到其周?chē)渌姎猱a(chǎn)品的外部電氣噪聲和電磁干擾（EMI）的影響，其性能達到或優(yōu)于法規標準

根據或優(yōu)于法規標準，它不會(huì )在與其連接的或其附近的其他電路/電纜/產(chǎn)品中產(chǎn)生，引入或輻射EMI。

導致PCB中信號完整性問(wèn)題的9個(gè)因素

PCB中信號完整性問(wèn)題的最重要原因可能是更快的信號上升時(shí)間。當電路和設備以中等的上升和下降時(shí)間在中低頻率下工作時(shí)，由于PCB設計而引起的信號完整性問(wèn)題就很少出現了。但是，當我們在較高（RF和更高）頻率下工作時(shí)，信號上升時(shí)間要短得多，因此，由于PCB設計而引起的信號完整性成為一個(gè)非常大的問(wèn)題。

上升時(shí)間的減少對于信號完整性至關(guān)重要。

導致PCB中信號完整性下降的因素：

一般而言，快速的信號上升時(shí)間和高信號頻率會(huì )增加信號完整性問(wèn)題。為了進(jìn)行分析，我們可以將各種信號完整性問(wèn)題分為以下幾類(lèi)：

1.由于線(xiàn)路阻抗不受控制而導致的信號衰減

網(wǎng)絡(luò )上的信號質(zhì)量取決于信號跡線(xiàn)及其返回路徑的特性。在線(xiàn)路上運行期間，如果信號遇到線(xiàn)路阻抗的變化或不均勻，則會(huì )遭受反射而引起振鈴和信號失真。 

而且，信號上升時(shí)間越快，由不受控制的線(xiàn)阻抗的變化引起的信號失真就越大。我們可以通過(guò)以下方法減少或消除線(xiàn)路阻抗變化，從而將反射引起的信號失真降至最低：

確保信號線(xiàn)及其返回路徑充當具有統一受控阻抗的統一傳輸線(xiàn)。

將信號返回路徑作為均勻平面放置在靠近信號層的位置。

確保受控阻抗信號線(xiàn)看到匹配的源阻抗和接收器阻抗–與信號線(xiàn)的特征阻抗相同。這可能需要在源端和接收器端增加適當的終端電阻。
2.由于其他阻抗不連續性造成的信號衰減

阻抗不連續會(huì )導致振鈴和信號失真。

如前所述，如果信號在傳播過(guò)程中遇到阻抗不連續性，則會(huì )遭受反射而引起振鈴和信號失真。在遇到以下情況之一時(shí)，將發(fā)生線(xiàn)路阻抗的不連續性：

當信號在其路徑中遇到過(guò)孔時(shí)。

當信號分支成兩行或更多行時(shí)。

當信號返回路徑平面遇到不連續性時(shí)，如將線(xiàn)根連接到信號線(xiàn)時(shí)平面中的裂口。

當線(xiàn)根連接到信號線(xiàn)時(shí)。

當信號線(xiàn)在源端開(kāi)始時(shí)。

信號線(xiàn)在接收器端終止時(shí)。

當信號和返回路徑連接到連接器引腳時(shí)。

并且，信號上升時(shí)間越快，由阻抗不連續引起的信號失真就越大。我們可以通過(guò)以下方法將由于線(xiàn)路阻抗不連續而導致的信號失真降至最低：

通過(guò)使用較小的微通孔和HDI PCB技術(shù)，可將通孔和通孔短線(xiàn)造成的不連續影響最小化。

減少跟蹤存根的長(cháng)度。

當在多個(gè)位置使用信號時(shí)，以菊花鏈方式而不是多分支分支方式路由走線(xiàn)。

源端和接收端的終端電阻正確。

使用差分信號和緊密耦合的差分對，它們本質(zhì)上更不受信號返回路徑平面中的不連續性影響。

確保在發(fā)生不連續的連接器處，信號線(xiàn)應盡可能短，信號返回路徑應盡可能寬。

3.由于傳播延遲而導致的信號衰減

信號在PCB上從源到接收器傳播時(shí)需要花費有限的時(shí)間。信號延遲與信號線(xiàn)長(cháng)度成正比，與特定PCB層上的信號速度成反比。如果數據信號和時(shí)鐘信號與整體延遲不匹配，它們將在不同的時(shí)間到達接收器進(jìn)行檢測，這將導致信號偏斜；過(guò)度的偏斜會(huì )導致信號采樣錯誤。隨著(zhù)信號速度變得越來(lái)越高，采樣率也越來(lái)越高，可允許的偏斜變得更小，從而更容易產(chǎn)生由于偏斜引起的誤差。

提示：信號延遲匹配（主要是走線(xiàn)長(cháng)度匹配）可以最大程度地減少一組信號線(xiàn)中的偏斜。

4.由于信號衰減導致的信號衰減

由于傳導走線(xiàn)電阻（由于趨膚效應而在較高頻率下增加）和介電材料耗散因數Df引起的損耗，信號在PCB線(xiàn)路上傳播時(shí)會(huì )受到衰減的影響。這兩個(gè)損耗都隨頻率的增加而增加，因此，信號的較高頻率分量將比較低頻率分量遭受更大的衰減；這會(huì )導致信號帶寬的減少，然后由于信號上升時(shí)間的增加而導致信號失真；信號上升時(shí)間過(guò)長(cháng)會(huì )導致數據檢測錯誤。

提示：當信號衰減是一個(gè)重要的考慮因素時(shí)，必須選擇正確類(lèi)型的低損耗高速材料并適當控制走線(xiàn)幾何形狀，以最大程度地減小信號損耗。

5.由于串擾噪聲導致的信號衰減

相鄰PCB信號線(xiàn)上的串擾。

信號線(xiàn)或返回路徑平面上的快速電壓或電流轉換可能會(huì )耦合到相鄰的信號線(xiàn)上，從而在串擾附近產(chǎn)生有害信號，并在相鄰信號線(xiàn)上產(chǎn)生開(kāi)關(guān)噪聲。由于走線(xiàn)之間的互電容和互感而發(fā)生耦合?？梢酝ㄟ^(guò)增加走線(xiàn)之間的空間來(lái)減少這種互電容和電感耦合。根據經(jīng)驗，空間應為走線(xiàn)寬度（3W）的三倍。與往常一樣，更快的上升時(shí)間信號會(huì )產(chǎn)生更多的串擾和開(kāi)關(guān)噪聲。

串擾和開(kāi)關(guān)噪聲可通過(guò)以下方法降低：

增加相鄰信號走線(xiàn)之間的間隔。

使信號返回路徑盡可能寬，并且像均勻平面一樣均勻，并避免分離的返回路徑。

使用較低介電常數的PCB材料。

使用差分信號和緊密耦合的差分對，它們本質(zhì)上更不受串擾影響。

6.由于電源和地面配電網(wǎng)而引起的信號衰減

電源和接地導軌或路徑或平面的阻抗非常低，但阻抗非零。當輸出信號和內部門(mén)切換狀態(tài)時(shí)，通過(guò)電源和接地導軌/路徑/平面的電流會(huì )發(fā)生變化，從而導致電源和接地路徑中的電壓下降。這將降低設備電源和接地引腳之間的電壓。這種情況的頻率越高，信號轉換時(shí)間越快，同時(shí)線(xiàn)路切換狀態(tài)的數量越多，電源和地線(xiàn)兩端的電壓下降幅度就越大。這將減少信號的噪聲容限，如果過(guò)大，則會(huì )導致設備發(fā)生故障。

為了減少這些影響，配電網(wǎng)絡(luò )的設計必須使電源系統的阻抗最?。?span>

電源平面和接地平面應盡可能靠近在一起，并盡可能靠近PCB表面。這將減少通孔電感。

應在電源和接地軌之間使用多個(gè)低電感去耦電容器，并且應將它們放置在盡可能靠近器件電源和接地引腳的位置。

使用短引線(xiàn)的設備包裝。

將薄的高電容芯線(xiàn)用于電源和地線(xiàn)會(huì )大大增加電容，并降低電源線(xiàn)和地線(xiàn)之間的阻抗。閱讀我們如何減少PCB布局中的寄生電容。

7.由于EMI / EMC而導致的信號衰減

EMI / EMC隨著(zhù)頻率和信號上升時(shí)間的增加而增加。對于單端信號電流，輻射遠場(chǎng)強度隨頻率線(xiàn)性增加，而對于差分信號電流則隨頻率線(xiàn)性增加

8.由于via stub和trace stub引起的信號完整性問(wèn)題

過(guò)孔存根是不用于信號傳輸的過(guò)孔的一部分。過(guò)孔短截線(xiàn)充當具有特定諧振頻率的諧振電路，在該特定諧振頻率下，它會(huì )在其中存儲最大能量。如果信號在該頻率或附近具有重要分量，則該信號的分量將由于通孔短截線(xiàn)在其諧振頻率上的能量需求而被嚴重衰減。在下面描述的示例中，過(guò)孔的A部分用于從外層導體C1到內層導體Cn的信號傳播。但是過(guò)孔的B部分是多余的–因此，過(guò)孔存根。在此處了解有關(guān)通孔樁及其對信號衰減和數據傳輸速率的影響的更多信息。

Via stub會(huì )導致PCB中的信號嚴重衰減。

較長(cháng)的短線(xiàn)可能會(huì )充當天線(xiàn)，因此會(huì )增加問(wèn)題，從而無(wú)法符合EMC標準。存根跟蹤也會(huì )產(chǎn)生對信號完整性產(chǎn)生負面影響的反射。高速信號上的上拉或下拉電阻是短截線(xiàn)的常見(jiàn)來(lái)源。如果需要這樣的電阻器，則將信號作為菊花鏈進(jìn)行路由。 

通過(guò)實(shí)現菊花鏈路由來(lái)避免存根跟蹤。

9.由于地面彈跳而引起的信號完整性問(wèn)題

由于汲取的電流過(guò)大，電路的接地參考電平從原來(lái)的偏移。這是由于接地電阻和互連電阻（例如鍵合線(xiàn)和走線(xiàn)）引起的。因此，接地中不同點(diǎn)的接地電壓電平會(huì )有所不同。這被稱(chēng)為接地反彈，因為接地電壓會(huì )隨電流而變化。

減少地面反彈的技術(shù)：

實(shí)施去耦電容至本地接地。

包含串聯(lián)的限流電阻。

將去耦電容器靠近引腳放置。

運行適當的地面。

信號的上升時(shí)間是SI問(wèn)題中的關(guān)鍵參數。為了達到理想的信號完整性水平，我們應該專(zhuān)注于阻抗控制，衰減，接地反彈，傳播延遲和EMI / EMC。在PCB的設計階段應采用信號完整性措施，因為我們不能時(shí)常提出新的設計。最好事先進(jìn)行處理，而不是讓它實(shí)時(shí)破壞設備的性能。查看有關(guān)如何實(shí)現魯棒的PCB設計工作流程以實(shí)現信號完整性的文章？收集有關(guān)PCB設計以提高信號完整性的更多信息。