順序電路和組合電路的區別

2022-05-30

順序電路和組合電路的區別

數字邏輯電路大致分為組合邏輯電路和時(shí)序邏輯電路。組合電路執行不需要內存來(lái)存儲數據的任務(wù)——它們的操作與時(shí)間無(wú)關(guān)。任何時(shí)刻的輸出都由當前的輸入決定。組合邏輯的分析非常簡(jiǎn)單：它涉及真值表、邏輯表達式的評估，最后是電路圖。 

而時(shí)序邏輯電路同時(shí)具有存儲元件和組合邏輯電路。它們的操作取決于時(shí)間。系統的行為由輸入、輸出和內存狀態(tài)決定。時(shí)序電路分析涉及的步驟包括狀態(tài)表、狀態(tài)圖、觸發(fā)器方程的評估以及最后的電路圖。

組合邏輯電路

這些系統在任何時(shí)刻的輸出都完全取決于其輸入的當前狀態(tài)。這些電路獨立于輸入的歷史，因此不需要存儲元件（通常是觸發(fā)器）。此外，它們的輸出獨立于先前的輸出。

組合電路執行特定操作，完全由真值表或邏輯表達式（布爾表達式）或邏輯電路確定。這些是數字系統的簡(jiǎn)單構建塊，采用基本邏輯門(mén)（AND、NAND、OR、NOR）。

下面是一個(gè)半加器電路。它是一個(gè)基本的組合電路。沒(méi)有反饋路徑，也沒(méi)有記憶元件。 

下面是系統的框圖。根據要執行的操作，它可以有任意數量的輸入和輸出。從框圖可以得出以下幾點(diǎn)。 

輸出函數可以數學(xué)表示如下。

在哪里，

Y 1 , Y 2 …Y m是輸出函數。

X 1 , X 2 …X m是輸入函數。 

框圖顯示了一組輸入和輸出。這些輸入由無(wú)記憶邏輯網(wǎng)絡(luò )處理。

只要輸入存在，輸出就存在。

電路的速度取決于各個(gè)門(mén)的傳播延遲。兩個(gè)門(mén)之間存在固有延遲。

狀態(tài)轉換不需要時(shí)鐘。

沒(méi)有反饋路徑。

它們沒(méi)有時(shí)序電路復雜。

設計過(guò)程

陳述問(wèn)題

識別輸入和輸出并確定所需的輸入和輸出數量

為每個(gè)輸入和輸出分配一個(gè)唯一變量

制定真值表

借助布爾代數/K-map 簡(jiǎn)化 SOP/POS 表達式

在邏輯門(mén)的幫助下實(shí)現每個(gè)表達式 

示例：設計一個(gè) 2 位全加器電路 

第一步：設計一個(gè)全加器。全加器電路一次加兩位。這兩位被添加到前一個(gè)有效位置的進(jìn)位。 

第 2 步：希望設計一個(gè) 2 位全加器。這個(gè)全加器電路也必須能夠添加進(jìn)位輸入。因此，有三個(gè)輸入和兩個(gè)輸出。第一個(gè)輸出是總和，另一個(gè)是“執行”。 

兩個(gè)輸入名為 A 和 B。

還有第三個(gè)輸入進(jìn)位輸入 (C in )。有兩個(gè)輸出總和 (S) 和執行 (C out )。 

第四步：真值表如下。 

一個(gè)	乙	中_	總和 (S)	進(jìn)位（C出）
0	0	0	0	0
0	0	1	1	0
0	1	0	1	0
0	1	1	0	1
1	0	0	1	0
1	0	1	0	1
1	1	0	0	1
1	1	1	1	1

 第 5 步：在真值表的幫助下生成 K-map。借助 K-map 得到簡(jiǎn)化的全加器方程。

 第 6 步：

 順序邏輯電路

 顧名思義，這些是順序電路。這些系統的輸出在任何時(shí)刻都取決于輸入的當前狀態(tài)以及系統的先前輸入。由于它們依賴(lài)于系統的先前狀態(tài)，因此至少有一個(gè)內存元件（觸發(fā)器）可以在其中存儲二進(jìn)制信息。時(shí)序電路的狀態(tài)是在給定時(shí)間存儲在存儲器中的信息。它們的輸出是當前輸入和存儲元件當前狀態(tài)的函數。要構建時(shí)序電路，必須有一個(gè)存儲單元，它有助于保留信息。存儲的信息是輸出的歷史記錄，可以在需要時(shí)調用。人字拖是存儲的基本構建塊。有許多具有不同特性的不同觸發(fā)器。

 有兩種不同類(lèi)型的時(shí)序電路，同步（所有存儲元件都有時(shí)鐘）和異步（那些不使用時(shí)鐘進(jìn)行操作的時(shí)序電路）。大多數數字系統都基于同步電路，因為時(shí)鐘電路的設計和操作比非時(shí)鐘時(shí)序電路相對容易。

 下面是時(shí)序電路的一個(gè)簡(jiǎn)單示例。輸入和輸出之間存在反饋路徑。

框圖

該框圖顯示了相同的組合邏輯電路塊以及存儲元件。很明顯，記憶在確定任何給定輸入的輸出方面也發(fā)揮著(zhù)作用。

 下一個(gè)狀態(tài)方程是輸入和當前狀態(tài)的函數，給出為。

 輸出是輸入和當前狀態(tài)的函數。

在某些情況下，輸出只是當前狀態(tài)的函數。在這種情況下，

在這兩種情況下，輸出都與當前狀態(tài)相關(guān)聯(lián)。

 從框圖可以得出以下幾點(diǎn)：

有一組輸入 (X 1 , X 2 …X n ) 和一組輸出 (Y 1 , Y 2 …Y n )。輸入由組合電路處理并存儲在存儲元件中。

輸出是對輸入的反饋，并且與當前輸入一起參與下一個(gè)狀態(tài)輸出。

電路的狀態(tài)是指存儲在存儲元件中的數據。

時(shí)序電路中使用的存儲元件稱(chēng)為觸發(fā)器。觸發(fā)器是一種能夠存儲 1 或 0 的二進(jìn)制存儲器（它只存儲一位）。

觸發(fā)器從組合電路以及以固定時(shí)間間隔出現的脈沖形式的時(shí)鐘信號（時(shí)鐘用于同步時(shí)序電路）接收輸入。

這些電路設計復雜，操作困難。

設計過(guò)程

 涉及以下步驟：

理解給定的任務(wù)，通常是對電路行為的口頭描述

繪制基本框圖

從步驟 1 和步驟 2 中獲得的信息中獲取狀態(tài)表或狀態(tài)圖。

將二進(jìn)制代碼分配給狀態(tài)。為每個(gè)州分配一個(gè)唯一的代碼（如 00、01、10.. 等）

選擇觸發(fā)器的類(lèi)型。從狀態(tài)，該表導出觸發(fā)器輸入和輸出方程。方程應簡(jiǎn)化。

畫(huà)出電路

示例：設計一個(gè)全加器電路

 第一步：設計一個(gè)全加器電路。它能夠添加兩個(gè)無(wú)符號數 A 和 B。輸出 S 也取決于輸入和狀態(tài)。

 步驟 2：有兩種可能的狀態(tài)。S O和 S 1。

 第 3 步：

一個(gè)	乙	當前狀態(tài) (Y)	下一個(gè)狀態(tài) (y)	總和 (S)	D觸發(fā)器
0	0	0	0	0	0
0	0	1	0	1	0
0	1	0	0	1	0
0	1	1	1	0	1
1	0	0	0	1	0
1	0	1	1	0	1
1	1	0	1	0	1
1	1	1	1	1	1

 第4步：

 S O當當前狀態(tài) = 0

當前狀態(tài) = 1 時(shí)的S 1

 第 5 步：?jiǎn)蝹€(gè)觸發(fā)器可以代表兩種狀態(tài)。對于時(shí)序電路的實(shí)現，讓我們考慮一個(gè) D 觸發(fā)器。進(jìn)位是 D 觸發(fā)器的輸入。它存儲在這個(gè)觸發(fā)器的下一個(gè)階段。

 第 6 步：

 順序電路和組合電路的區別

 組合電路

在任何時(shí)刻，輸出僅取決于輸入的當前狀態(tài)。時(shí)間不是一個(gè)重要的參數。輸出僅取決于輸入。不需要內存（觸發(fā)器）。在基本邏輯門(mén)的幫助下易于設計和實(shí)現。沒(méi)有反饋。由于硬件，它們更容易實(shí)現但成本很高。它們的實(shí)現需要更多的硬件。它們速度更快，因為同時(shí)應用了所有輸入。

 順序電路

 在任何時(shí)刻，輸出都是由輸入和先前的輸出決定的。時(shí)間是一個(gè)重要參數。對于不同電路元件的定時(shí)和同步，時(shí)鐘信號是必要的。需要內存來(lái)存儲系統的先前狀態(tài)。這些系統的設計需要基本的邏輯門(mén)和觸發(fā)器。反饋路徑中至少有一個(gè)存儲元件。它們難以實(shí)現，但成本低于時(shí)序電路。由于輔助輸入，它們速度較慢。因此，輸入之間存在延遲。并且輸出由時(shí)鐘信號選通。

	組合邏輯電路	順序邏輯電路
定義	在任何時(shí)刻，輸出僅取決于輸入的當前狀態(tài)。	在任何時(shí)刻，輸出都是由輸入和先前的輸出決定的。
時(shí)間依賴(lài)性	時(shí)間不是一個(gè)重要的參數。	時(shí)間是一個(gè)重要參數。對于不同電路元件的定時(shí)和同步，時(shí)鐘信號是必要的。
記憶	輸出僅取決于輸入。不需要記憶。	需要內存來(lái)存儲系統的先前狀態(tài)。
設計	在基本邏輯門(mén)的幫助下易于設計和實(shí)現。	這些系統的設計需要基本的邏輯門(mén)和觸發(fā)器。
反饋	沒(méi)有反饋。	反饋路徑中至少有一個(gè)存儲元件。
硬件和成本	由于硬件，它們更容易實(shí)現但成本很高。它們的實(shí)現需要更多的硬件。	它們難以實(shí)現，但成本低于時(shí)序電路。
速度	它們速度更快，因為同時(shí)應用了所有輸入。	由于輔助輸入，它們速度較慢。因此，輸入之間存在延遲。并且輸出由時(shí)鐘信號選通。