高速長(cháng)度調整中的引腳封裝延遲和通孔延遲

2022-05-27

高速長(cháng)度調整中的引腳封裝延遲和通孔延遲

看看一些集成電路封裝的內部，您會(huì )發(fā)現許多導線(xiàn)與半導體芯片和組件封裝邊緣的焊盤(pán)相連。當信號穿過(guò)互連并進(jìn)入目標電路時(shí)，信號需要穿過(guò)這些鍵合線(xiàn)和焊盤(pán)，然后才能被解釋為邏輯狀態(tài)。當您環(huán)顧 IC 的邊緣時(shí)，這些鍵合線(xiàn)可能有不同的長(cháng)度，它們會(huì )產(chǎn)生不同程度的延遲并導致總抖動(dòng)。即使沒(méi)有鍵合線(xiàn)，引腳尺寸和封裝也會(huì )對信號產(chǎn)生一些延遲。

過(guò)孔也會(huì )在任何互連上引起一些延遲，這是過(guò)孔長(cháng)度、電感和電容的函數。通過(guò)分析來(lái)描述通孔上的信號行為可能非常復雜，特別是當您開(kāi)始查看沿互連邊緣的更高頻率和漸逝耦合時(shí)。通過(guò)一些簡(jiǎn)單的信息，您可以補償引腳封裝延遲和PCB互連中的通孔延遲。

長(cháng)度調整中的引腳封裝延遲

所有信號，無(wú)論是電信號還是光信號，都以有限的速度傳播。這意味著(zhù)信號必須穿過(guò)的互連的任何部分都會(huì )產(chǎn)生一些傳輸時(shí)間。集成電路中的鍵合線(xiàn)、BGA組件上的焊球、通孔組件上的引腳以及任何其他將跡線(xiàn)和半導體芯片分開(kāi)的金屬片都需要一些時(shí)間來(lái)遍歷，您的設計應該考慮到這種延遲在長(cháng)度匹配期間。

引腳封裝延遲是信號穿過(guò)組件的焊盤(pán)和鍵合線(xiàn)所需的時(shí)間。名副其實(shí)的IC制造商將對此進(jìn)行測量，并在組件數據表中提供延遲值；這些延遲通常在幾十或幾百皮秒的量級。例如，某些 Xilinx FPGA中的引腳封裝延遲可能在 80 到 160 ps 之間變化。

你可能想知道：為什么我們需要擔心這個(gè)？簡(jiǎn)單的答案是，這應該包含在互連的總傳播延遲中，以確保精確的長(cháng)度調整。在差分信號標準中，理論上管腳封裝延遲對兩個(gè)信號的影響程度相同，因此忽略管腳封裝延遲可能是安全的，除非以 <100 ps 的上升時(shí)間工作。使用并行運行的專(zhuān)用高速標準（例如在 FPGA 中實(shí)現的標準），您需要確保在您的偏差裕度內跨總線(xiàn)匹配。

這些鍵合線(xiàn)長(cháng)度和寄生效應的變化會(huì )導致引腳封裝延遲的變化。

對于相對較慢的信號（>1 ns 上升時(shí)間）和較慢的數據速率（<500 MHz），您可能無(wú)需擔心互連中的引腳封裝延遲，特別是如果您在接收器處具有較大的噪聲容限并且在更高的電壓下工作（例如，3.3 V 核心電壓）。通常將 500 MHz 作為數據速率的下限，超過(guò)該下限應包括引腳封裝延遲。超過(guò)這個(gè)數據速率，信號重復率將小于 2 ns，信號上升時(shí)間會(huì )更快。這就產(chǎn)生了這樣一種情況，即引腳封裝延遲與數據重復率和上升時(shí)間相當，并且信號可以通過(guò)在鍵合線(xiàn)和元件焊盤(pán)上傳輸而完全不同步。

通過(guò)延遲計算

通過(guò)過(guò)孔的信號速度取決于許多因素，包括焊盤(pán)-反焊盤(pán)距離、通過(guò)電路板橫截面的纖維編織效應以及沿過(guò)孔長(cháng)度的電鍍缺陷（尤其是在高縱橫比過(guò)孔中）。在改變參考平面的同時(shí)進(jìn)行層轉換的通孔也會(huì )在通孔長(cháng)度上看到突然的阻抗和傳播延遲變化。如果我們只考慮 Dk = 4 的 1.57 mm FR4 板上的通孔，單向通孔延遲約為 10 ps（如果我們假設通孔長(cháng)度上的介電常數均勻），但這個(gè)數字實(shí)際上是不正確。在真實(shí)的通孔中，延遲將有很大不同，這取決于遍歷的層和附近導體的存在（即，由于 相對于附近平面的寄生電感和電容）。

當確定信號通過(guò)過(guò)孔時(shí)看到的有效介電常數時(shí)，計算過(guò)孔延遲或信號需要沿過(guò)孔傳播的時(shí)間量就會(huì )出現挑戰。然后，您可以使用真空中的光速計算通過(guò)過(guò)孔的信號速度：

獲得有效介電常數的解析表達式并非易事。

如果您考慮差分對的工作原理，您很快就會(huì )發(fā)現您并不真正需要一對差分過(guò)孔的過(guò)孔延遲，除非您正在計算允許的短截線(xiàn)長(cháng)度。但是單端通過(guò)延遲呢？

單端過(guò)孔延遲

對于單端通孔，有一個(gè) pi 濾波器模型可用于估計跨單個(gè)通孔的傳播時(shí)間。通過(guò)反轉 pi 濾波器的集總元件模型中的 -3 dB 頻率，您可以獲得通孔延遲的數量級估計。通孔及其反焊盤(pán)的此模型如下所示。

用于通孔及其反焊盤(pán)的簡(jiǎn)單 pi 過(guò)濾器模型。

如果您使用一些粗略的計算，您會(huì )發(fā)現在集總元件狀態(tài)下標準厚度板上的通孔延遲約為 40 ps。這是一個(gè)無(wú)關(guān)緊要的數字嗎？我們什么時(shí)候真的需要考慮這個(gè)值？

您需要單端過(guò)孔延遲嗎？

為什么高速設計人員更關(guān)注通孔延遲而不是管腳封裝延遲？這有幾個(gè)原因：

高速接口大多是差分的，理想情況下，最好將線(xiàn)對中的兩條走線(xiàn)布線(xiàn)在同一層上。因此，即使您進(jìn)行層轉換，也不會(huì ) 產(chǎn)生額外的總抖動(dòng)，因為這對信號中的兩個(gè)信號都經(jīng)歷了相同的延遲。

假設您需要在整個(gè)疊層中布線(xiàn)一個(gè)差分對。如果您布線(xiàn)到一個(gè)過(guò)孔以用一條跡線(xiàn)擊中內部層，則您必須通過(guò)另一個(gè)過(guò)孔布線(xiàn)才能到達另一個(gè)表面。在某些時(shí)候，您仍然必須將差分對中的另一條跡線(xiàn)也穿過(guò)疊層布線(xiàn)，從而產(chǎn)生相同的延遲。這有效地消除了通孔歪斜。

上述帶有反焊盤(pán)的 pi 濾波器模型本質(zhì)上是帶限制的，因此它僅在由通孔的總電感和電容定義的特定帶寬限制下才有用。

綜上所述，所有這些事實(shí)意味著(zhù)您唯一需要擔心的是通過(guò)延遲是在可能必須在外部層和內部層上布線(xiàn)的寬并行總線(xiàn)上。DDR 是此類(lèi)接口的完美示例，如果您將 ADDR/data/strobe/CLK 信號拆分為不同的層，那么您可能需要將通孔延遲作為長(cháng)度調整的一部分考慮在內。

其他總線(xiàn)（并行或具有源同步時(shí)鐘的串行總線(xiàn)）太慢了，無(wú)需擔心需要通過(guò)延遲。SPI 和 I2C 就是很好的例子：即使在最快的情況下，上升時(shí)間仍然比典型通孔上的延遲大 50-100 倍。因此，你真的不需要擔心它。

單端過(guò)孔延遲很重要的特殊情況

單端過(guò)孔延遲在一個(gè)領(lǐng)域非常重要：RF PCB設計和布線(xiàn)。當您設計需要參考振蕩器的 RF 系統，并且您的系統對參考振蕩器的相位敏感時(shí)，您絕對必須考慮通孔延遲和引腳封裝延遲。在這種情況下，您可能還需要考慮信號接近時(shí)的回鉆和過(guò)孔損失（S11 和 S21）等問(wèn)題。這種類(lèi)型的要求出現在具有相控陣的MIMO系統中，或者更確切地說(shuō)，在設計中可能有多個(gè)收發(fā)器協(xié)調發(fā)送和接收通道的任何類(lèi)型的級聯(lián)系統中。

默認情況下，大多數具有長(cháng)度匹配功能的PCB設計程序會(huì )將引腳封裝延遲設置為零長(cháng)度或零時(shí)間。如果您從制造商處獲得組件模型，則特定組件的IBIS 6文檔應包括引腳封裝延遲。這將被指定為長(cháng)度或時(shí)間。當您在原理圖中為每個(gè)組件引腳包含這些延遲時(shí)，您現在可以獲得在布線(xiàn)時(shí)進(jìn)行超精確長(cháng)度調整或延遲調整所需的信息。

Altium Designer ?中的行業(yè)標準設計工具允許您直接從您的組件屬性中指定組件的引腳封裝延遲，并且當在您的PCB布局中應用長(cháng)度匹配部分時(shí)，布線(xiàn)引擎將自動(dòng)包含這一點(diǎn)。完成PCB并準備好與合作者或制造商分享您的高速PCB設計后，您可以通過(guò)Altium 365 ?平臺分享您完成的設計。您可以在一個(gè)軟件包中找到設計和生產(chǎn)先進(jìn)電子產(chǎn)品所需的一切。