發(fā)現高速PCB設計中的DDR4阻抗違規

2020-09-22

如果沒(méi)有正確的設計和分析工具集，高速接口可能難以布局和布線(xiàn)。以太網(wǎng)，USB，DDR，MIPI等協(xié)議需要在PCB布局中進(jìn)行精確的單端和差分阻抗控制。反過(guò)來(lái)，這需要設計一個(gè)堆棧，用于具有定義的走線(xiàn)幾何形狀和返回路徑的受控阻抗路由。難怪有些設計師很難開(kāi)始高速布局和布線(xiàn)。

一旦完成布局和布線(xiàn)，就會(huì )出現布線(xiàn)是否正確的問(wèn)題。在線(xiàn)DRC無(wú)疑可以幫助您不受設計約束，并防止可能會(huì )損害阻抗，產(chǎn)生過(guò)多串擾和引起EMI敏感性的布線(xiàn)錯誤。當您確實(shí)遇到阻抗變化之類(lèi)的問(wèn)題時(shí)，如果沒(méi)有正確的場(chǎng)求解器，可能很難發(fā)現和糾正。

這些工具的綜合功能使設計人員可以直接從PCB布局數據訪(fǎng)問(wèn)多個(gè)集成的現場(chǎng)求解器，以運行信號完整性，電源完整性和EMI分析。讓我們看看如何使用這些工具識別DDR4阻抗變化以及什么會(huì )導致這些阻抗變化。

我們使用SIwave中的混合求解器在電路板的DDR4部分中發(fā)現了EMI問(wèn)題，這與電路板中的電源層阻抗有關(guān)，特別是PLL_1V8網(wǎng)絡(luò )（第6層）。除了運行DRC之外，在簽核之前還應在布局中檢查其他重要的信號完整性指標。一些例子是：

任何阻抗控制網(wǎng)絡(luò )上的阻抗變化

高速信號的返回路徑

高速網(wǎng)絡(luò )之間的串擾

關(guān)鍵網(wǎng)絡(luò )上的S，Y和Z參數提取

關(guān)鍵網(wǎng)絡(luò )上的寄生提取

在布局階段，很難發(fā)現特定網(wǎng)絡(luò )上的阻抗變化。盡管您可以為特定的網(wǎng)絡(luò )類(lèi)別定義阻抗配置文件，并可以在Altium Designer中輕松控制阻抗來(lái)布線(xiàn)走線(xiàn)，但是在布局中工作時(shí)，走線(xiàn)上的信號所看到的阻抗可能會(huì )發(fā)生變化。修改平面和銅澆注區域的形狀后，您可以做出布局決定，以修改關(guān)鍵網(wǎng)絡(luò )上的阻抗。同樣，在完成復雜電路板的布局時(shí)，設計人員有可能在關(guān)鍵信號的返回路徑中放置不連續點(diǎn)。因此，除了Altium Designer內置的DRC引擎外，還必須使用一些驗證工具。

DDR4阻抗目標

Mini PC板包含兩個(gè)板載8 GB DDR4 DRAM芯片，它們以1866 MHz運行，并且FPGA和DDR4芯片之間的路由需要阻抗控制。對于該板中使用的Micron MT40A512M16LY-107E DRAM模塊，可選的片上端接允許34/40/48 Ohm單端阻抗或85/90/95 Ohm差分阻抗（也提供其他值）。

在對Mini PC板進(jìn)行初步調查后，我們可以看到一些DDR4網(wǎng)絡(luò )（字節通道1，第7層中的對稱(chēng)帶狀線(xiàn)）在PLL_1V8電源層和GND層（第6層）之間的分界線(xiàn)下方交叉。這些網(wǎng)絡(luò )的下半部分以VDD_DDR平面（第8層）為參考，該平面為DDR4模塊供電并與接地平面（第9層）相鄰。字節通道1中的特定網(wǎng)絡(luò )如下圖1所示。

在這里，我們看到兩個(gè)網(wǎng)絡(luò )在PLL_1V8平面和GND的分叉處相交，其中一個(gè)是DDR4_DM1（DDR4字節1的一部分）。與USB_D10網(wǎng)絡(luò )相比，DDR4_DM1具有非常長(cháng)的部分，該部分在PLL_1V8與GND之間的分支之間通過(guò)。DDR4_DM1在兩個(gè)平面之間交叉的部分非常長(cháng)，走線(xiàn)的此部分的阻抗可能與所需的阻抗明顯不同。

在這里， Altium Designer中的Simberian場(chǎng)求解器表明，這些帶狀線(xiàn)跡線(xiàn)的單端阻抗設計為  ?42歐姆（0.15毫米寬，Dk = 3.6，第6層和第8層之間為0.24毫米）。該設計假定帶狀線(xiàn)上方和下方的平面是均勻的，這將在此幾何形狀中提供所需的阻抗。由于平面之間的間隙，帶狀線(xiàn)看起來(lái)是不對稱(chēng)的，因此人們希望在此部分看到更高的阻抗。

阻抗掃描儀的現場(chǎng)求解器結果如圖2所示。該圖顯示了路由到板載DDR4模塊的每個(gè)網(wǎng)絡(luò )的特征阻抗。插圖面板顯示了DDR4_DM1網(wǎng)絡(luò )的放大視圖。使用熱圖在視覺(jué)上顯示了阻抗，從而可以識別跡線(xiàn)特定部分的阻抗，并將其與上面定義的DDR4阻抗目標進(jìn)行比較。

由于返回電流被感應到?jīng)]有相鄰接地平面的PLL_1V8電源板中，因此該板上的疊層已經(jīng)給高速信號創(chuàng )建一致的返回路徑帶來(lái)了困難。就分布式電路模型而言，這會(huì )減少帶狀線(xiàn)裝置的每單位長(cháng)度電容，從而在仿真結果中產(chǎn)生更大的阻抗。另外，路由已經(jīng)很密集，并且需要保持這些網(wǎng)絡(luò )之間的間距以減少串擾。

布局中針對這些問(wèn)題的可能解決方案包括：

更改層堆疊，以使這些DDR網(wǎng)絡(luò )參考第6層上的連續接地層。

嘗試修改PLL_1V8平面底部邊緣附近的布線(xiàn)，以使DDR4_DM1位于PLL_1V8下方。

修改PLL_1V8平面的跨度，使其與DDR4_DM1重疊。

最好的解決方案是與第2點(diǎn)和第3點(diǎn)相結合的，它與上一篇博客文章中的建議不沖突。一種選擇是重新加工圖3中所示的長(cháng)度調整部分，以便為DDR4_DM1騰出空間。