24小時(shí)聯(lián)系電話(huà):18217114652、13661815404
中文
- 您當前的位置：
- 首頁(yè)>
- 電子資訊>
- 技術(shù)專(zhuān)題>
- 集成電路設計和布局中...
技術(shù)專(zhuān)題
集成電路設計和布局中需要的電路仿真
每個(gè)集成電路都包含數百萬(wàn)個(gè)晶體管和其他基本電路元件，所有這些元件都需要仔細設計和優(yōu)化以提供所需的電氣性能。在典型的集成電路中，設備中的每個(gè)模塊都需要由較小的電路以及最終嵌入硅晶片中的單個(gè)組件精心構建。在將電路塊在超大規模集成（VLSI）布局軟件中組合在一起之前，需要仔細優(yōu)化設計的每個(gè)部分。
仿真工具可能是設計優(yōu)化的重要組成部分，因為設計人員可以在將電路塊集成到物理布局中之前嘗試不同的組件和拓撲。當需要電路仿真作為VLSI布局的一部分時(shí)，正確的電路仿真工具集將有助于使用參數掃描進(jìn)行設計優(yōu)化。這是VLSI設計和布局中電路仿真的內容。
VLSI需要哪些電路仿真？
為集成電路構建電路塊時(shí)，每個(gè)電路將需要自己的一組仿真。系統中從電氣行為到噪聲和熱行為的所有事物都應進(jìn)行仿真，以確?？梢赃m當優(yōu)化設計。大型VLSI布局的模擬仿真非常耗時(shí)，因此在連接到大型系統之前先對單個(gè)電路模塊進(jìn)行仿真。
在VLSI布局中，每個(gè)基本電路模塊通過(guò)在每個(gè)模塊之間級聯(lián)輸入和輸出而組合在一起，成為更大的模塊。在下面顯示的1位累加器電路中，一個(gè)累加器塊的輸出將連接到另一個(gè)累加器塊的輸入。然后，總線(xiàn)輸出將在集成電路中的一條線(xiàn)上連接在一起，并路由到另一個(gè)集成電路塊中。
Virtuoso中顯示的VLSI布局的累加器電路。
在這個(gè)簡(jiǎn)單的示例和其他VLSI設計中，應執行的重要電路仿真包括：
為給定的一組輸入生成的輸出信號（在上面的示例中，底部輸出組和總線(xiàn)輸出均產(chǎn)生）
組成較大電路的每個(gè)基于晶體管的電路的電氣行為
電路塊消耗的總電阻功率
上面列出的每個(gè)領(lǐng)域都非常廣泛，但是作為VLSI設計的一部分，可以使用一些簡(jiǎn)單的仿真技術(shù)來(lái)解決這些問(wèn)題。在每個(gè)這些領(lǐng)域中，使用基于SPICE的仿真器創(chuàng )建電路仿真都是最容易的。數十年來(lái)，該仿真工具已成為行業(yè)標準，包括集成電路設計。下面總結了一些可以在基于SPICE的模擬器中執行的重要模擬任務(wù)。
|
電氣行為 |
模擬類(lèi)型 |
筆記 |
|
數字電路的開(kāi)關(guān)行為 |
瞬態(tài)分析 |
注意切換期間的阻尼不足振蕩。 |
|
電路塊之間的信號傳輸 |
瞬態(tài)分析和掃頻 |
目的是檢查輸入/輸出阻抗，作為微波電路匹配的一部分。 |
|
晶體管線(xiàn)性范圍 |
直流負載線(xiàn)與基極/柵極電流的關(guān)系 |
確定發(fā)生飽和的基極/柵極電流極限。 |
|
共鳴和帶寬 |
傳遞函數（鮑德圖） |
任何諧振和電路的帶寬都可以在波特圖中直接看到。 |
|
能量消耗 |
瞬態(tài)分析 |
動(dòng)態(tài)功耗可以通過(guò)對數字或寬帶模擬信號進(jìn)行瞬態(tài)分析來(lái)確定。 |
|
電路穩定性 |
零極點(diǎn)分析 |
這快速總結了給定輸入信號的電性能是否穩定（例如，正反饋與負反饋）。 |
一旦執行了這些仿真任務(wù)并確定了電路重要部分的電氣行為，就可以開(kāi)始級聯(lián)電路塊，以檢查信號如何在整個(gè)集成電路中傳播。這是檢查信號如何通過(guò)由多個(gè)互連電路塊組成的真實(shí)集成電路傳輸的第一步。VLSI布局中電路仿真的另一個(gè)重要方面是電路優(yōu)化，其中電路仿真可用于確定每個(gè)電路模塊的最佳設計參數。
電路優(yōu)化和VLSI布局
使用電路仿真的重要部分是設計優(yōu)化。這是電子設計的廣闊領(lǐng)域，針對PCB和IC中的特定結構（例如，傳輸線(xiàn)，阻抗匹配網(wǎng)絡(luò )和去耦電容器的選擇）已經(jīng)開(kāi)發(fā)出許多獨特的優(yōu)化方法。電路優(yōu)化的目標是平衡不同的電氣目標，例如最大化的功率效率，最小的阻抗偏差或最大的信號帶寬。
這些設計目標經(jīng)常相互競爭，并且在沒(méi)有正確的電路仿真工具集的情況下，手動(dòng)仿真電路中的每個(gè)參數值非常耗時(shí)。